基于PN碼的多通道幅相測量設備設計及實現(xiàn)

張傳林,孫垂強

(中國空間技術研究院 西安分院,陜西 西安　710100)

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基于PN碼的多通道幅相測量設備設計及實現(xiàn)

張傳林,孫垂強

(中國空間技術研究院 西安分院,陜西 西安710100)

摘要為測量校準信號源的幅度相位一致性,設計并實現(xiàn)了一種基于可編程門陣列的多通道幅相測量設備。該設備利用偽噪聲(PN)碼的偽隨機性,采用相關解調(diào)的方法,在射頻直接采樣,減少了測量設備帶來的幅度相位測量誤差,并提高了測量精度。在多通道間的幅度相位差測試結(jié)果證明,幅度相位測量精度分別達到0.2 dB和2°。

關鍵詞PN碼;多通道;幅度相位測量

Design and Implementation of Multichannel Amplitude and Phase Measurement Device

ZHANG Chuanlin,SUN Chuiqiang

(Xi’an Branch,Academy of China Space Technology (CAST),Xi’an710100,China)

AbstractA multichannel amplitude and phase measurement device based on field programmable gate array (FPGA) is proposed and implemented for the calibration signal source.The device takes advantage of the randomness of PN code and the method of correlating demodulation.Direct sampling at radio frequency is used to reduce measurement error and improve measurement precision.Test of amplitude difference in multi channels shows that the measurement precision of the amplitude and phase is 0.2 dB and 2° respectively.

KeywordsPN code;multichannel;the measurement of the amplitude and phase

陣列信號處理經(jīng)常使用多通道,多通道存在通道間的幅度相位一致性,為提高陣列信號處理的精度,需要對多通道的誤差進行補償[1]。為測量通道間的幅度相位誤差,設計了高精度的基于PN碼的多通道信號源,對多通道校準源之間的幅度相位一致性測量便成為更難解決的問題。本文設計并實現(xiàn)了6通道的測量設備,用于測試多個通道間的幅度相位一致性。測量設備與校準信號源的連接關系,如圖1所示。

圖1　測量設備與校準信號源連接關系

1理論設計與分析

校準信號源采用偽隨機序列中的m序列,m序列是一種重要的偽隨機序列,有優(yōu)良的自相關性,有時稱為偽噪聲(PN)序列[2],PN序列的周期為2 048,生成多項式為x11+x10+x7+x3+1。由于發(fā)送信號的重復周期已知,可在接收端發(fā)出一重復周期與發(fā)送信號相同的“干凈的”本地信號[3],將本地信號與混有噪聲的輸入信號進行互相關。

設輸入信號為

x(t)=s1(t)+n(t)

(1)

本地參考信號為

y(t)=s2(t)

(2)

其中,s1(t)為待測信號,n(t)信號s1(t)中混入的噪聲,y(t)=s2(t)為已知參考信號,若s2(t)與信號s1(t)有相關性,而與噪聲n(t)無相關性,輸入經(jīng)延時、相乘、積分及平均運算后,得互相關輸出Rxy(τ)為

(3)

由于參考信號s2(t)與信號s1(t)有某種相關性,而s2(t)與噪聲n(t)沒有相關性,且噪聲平均值為0,則有Rns2(τ)=0。即Rxy(τ)中包含了信號s1(t)所攜帶的信號,由此便可將待測信號s1(t)檢測出來。

使用Matlab對算法進行仿真,校準源輸出信號的調(diào)制信號基帶波形和調(diào)制后的信號,如圖2所示。

圖2　校準信號

經(jīng)過相關解調(diào),求出兩個通道的最大值點,如圖3所示,然后根據(jù)最大值點,求出幅度相位差。

圖3　通道1與通道2的相關運作結(jié)果

仿真通道間的幅度相位一致性結(jié)果如表1和表2所示。

表1　通道間幅度一致性仿真結(jié)果

表2　通道間相位一致性仿真結(jié)果

2軟硬件設計

為盡量減少模擬器件對測量通道幅度相位誤差測量的影響,接收端減少模擬器件的使用,將輸入信號直接匹配輸入到模擬到數(shù)字轉(zhuǎn)換器(ADC)的輸入端。由于校準信號源輸出載波為2 GHz,要實現(xiàn)對校準信號的高速高精度數(shù)據(jù)采集,對ADC的采樣頻率、模擬輸入帶寬、量化位數(shù)和動態(tài)性能都有較高的要求。帶通信號無混疊采樣條件為

(4)

其中,fs為采樣頻率;f0為帶通信號的中心頻率;B為帶通信號的帶寬;mmax=[(2f0+B)/2B]([x]表示≤x的最大整數(shù))。根據(jù)式(4),為采用基于多相濾波的數(shù)字正交變換[4]的方法以簡化后續(xù)的正交解調(diào)過程,可選擇采樣頻率滿足

(5)

測量設備的實現(xiàn)框圖,如圖4所示。

圖4　測試設備實現(xiàn)框圖

測試設備實現(xiàn)使用NI的機箱,該機箱基于面向儀器系統(tǒng)的PCI擴展(PCI Extensions for Instrumentation,PXI)總線設計,共使用3塊板卡,兩塊用于信號采集及數(shù)字下變頻處理,一塊用于為采集板卡提供高精度時鐘。

數(shù)字下變頻后處理結(jié)果存儲到上位機硬盤,然后上位機進行分析,計算出通道間的幅度相位差。本設備選擇E2V公司的EV10AS150AVTP,其單通道最高采樣率為2.5 GSample·s-1,量化位數(shù)為10 bit,全功率輸入帶寬為5 GHz,具有良好的動態(tài)性能[5]。

高速數(shù)據(jù)采集中時鐘質(zhì)量非常重要,時鐘抖動會造成采樣信號的失真及影響后端信號處理的結(jié)果[6]。系統(tǒng)選用時鐘芯片AD9516-4為ADC提供所需要的高頻時鐘。AD9516-4可輸出6路高達1.6 GHz的低壓正發(fā)射極耦合邏輯(Low Voltage Positive Emitter-Couple Logic,LVPECL)時鐘信號,這6路差分時鐘的輸出延時可用參數(shù)配置,最小延遲單位可達10 ps,為以后ADC的多通道采集提供了完全同步的相參時鐘。

信號處理由FPGA(Field Programmable Gate Array)完成,考慮到ADC輸出接口,FPGA應能接收高速LVDS信號。LVDS接口具有高速、低功率、抗干擾性能好等特點[7],在差分PCB導線對或平衡電纜上傳輸速率可達幾百Mbit·s-1甚至幾Gbit·s-1,并具有低電壓、低輻射、低功耗、低成本和可內(nèi)含時鐘等優(yōu)點。LVDS技術正逐漸成為寬帶高速系統(tǒng)設計的首選接口標準。

啟用ADC(EV10AS150A)輸出MUX功能,可將輸出數(shù)據(jù)率降為500 Mbit·s-1,數(shù)據(jù)位寬變?yōu)?0 bit。因此,FPGA可選擇Xilinx公司的Virtex-4 FPGA實現(xiàn),芯片支持LVDS電平標準,最高速率可達1 Gbit·s-1,且片內(nèi)的數(shù)控阻抗(DCI)技術直接配置FPGA內(nèi)部端接阻抗,每個Bank只需1對電阻便可實現(xiàn)該Bank內(nèi)所有IO內(nèi)部阻抗匹配要求[8]。這樣省去了專用LVDS電平轉(zhuǎn)換芯片,大幅節(jié)省了印制電路板(Printed Circuit Board,PCB)的設計空間。另外,為簡化源同步接口,FPGA集成了ChipSync技術,每個IOB均含有SERDES模塊(包含OSERDES和ISERDES),集成IDELAY(可變延時線)和Bitslip(比特滑動)功能。利用可編程的精確延遲,可實現(xiàn)動態(tài)相位對齊(DPA),以補償不同鏈路之間的時滯以及數(shù)據(jù)和時鐘之間的時滯。

2.1FPGA軟件仿真

使用Modelsim對FPGA的軟件進行了仿真,仿真結(jié)果如圖5所示。

圖5　FPGA軟件仿真結(jié)果

將FPGA仿真結(jié)果與Matlab定點仿真結(jié)果進行比較,其結(jié)果完全一致。

2.2AD9516-4控制設計

FPAG通過SPI接口對AD9516-4進行參數(shù)輸入控制[9],圖6給出了FPGA與AD9516-4串行控制口連接結(jié)構框圖。通過串行控制口(/CS,SDO,SDIO,SCLK)來設置,其中,/CS為片選信號。串行口配置時鐘SCLK要求最大不超過25 MHz,配置數(shù)據(jù)由SDIO口來傳輸,其中指令為16 bit格式,第一位為讀/寫選擇信號,接下來兩位為傳輸字節(jié)長度選擇,后13位為操作的地址,SDO為讀同數(shù)據(jù)線。

圖6　FPGA與AD9516-4串行口連接圖

2.3接收ADC輸出數(shù)據(jù)

ADC輸出數(shù)據(jù)率為500 Mbit·s-1,通過串并轉(zhuǎn)換模塊擴展位寬降低數(shù)據(jù)率。位寬由16 bit變?yōu)?28 bit,數(shù)據(jù)率降為156.25 Mbit·s-1。

2.4執(zhí)行數(shù)據(jù)組幀

數(shù)據(jù)組幀的依據(jù)是帶通采樣定理,采用率高于信號的帶寬的兩倍即可不失真地恢復被采樣信號。采樣率在工程上一般選擇帶寬的4~6倍,本項目中選擇6倍采樣。

2.5數(shù)字下變頻

為提高頻率、相位分辨率,需要對組幀后的數(shù)據(jù)進行數(shù)字下變頻處理。使用數(shù)字正交下變頻方案,信號與NCO(0,1,0,-1)輸出相乘后,僅用CIC濾波器即可完成滿足帶外抑制指標的抽取濾波[10]。

3系統(tǒng)測試驗證與分析

多通道間的幅度相位差測試結(jié)果,如表3所示。從表3中得出,測量設備測量精度中,幅度為0.2 dB;相位為2°。采用多次平均的方法,可提高測量精度。

表3　通道間幅度相位差測試結(jié)果

4結(jié)束語

本文設計了6通道的高速直接采樣的測量設備,使用低時鐘抖動的時鐘驅(qū)動芯片,保證了各個通道ADC的同步采集,在Xilinx公司的Virtex-4 FPGA上實現(xiàn)了算法,利用PN碼的相關性對校準信號進行了解調(diào),測量通道間的幅度相位差,設備測量精度高。

參考文獻

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[9]Analog Devices Inc.AD9516-4 datasheet[EB/OL].(2005-10-19)[2014-12-29]www.analog.com.

[10]于進強,陶小魚,歐斌.基于CIC濾波的重采樣技術[J].信息技術,2008(12):65-67,71.

中圖分類號TN911.7

文獻標識碼A

文章編號1007-7820(2016)03-157-04

doi:10.16180/j.cnki.issn1007-7820.2016.03.041

作者簡介:張傳林(1983—),男,工程師。研究方向:星載陣列信號處理等。孫垂強(1984—),男,工程師。研究方向:星載陣列信號處理等。

收稿日期:2015- 07- 14