10GHz低相噪擴頻時鐘發(fā)生器的設計與實現(xiàn)

曾云 邱玉松　張鋒　夏宇

摘要：基于55 nm CMOS工藝設計并制造了一款小數(shù)分頻鎖相環(huán)低相噪10 GHz擴頻時鐘發(fā)生器（SSCG）. 該SSCG采用帶有開關電容陣列的壓控振蕩器實現(xiàn)寬頻和低增益，利用3階MASHΔΣ調(diào)制技術對電路噪聲整形降低帶內(nèi)噪聲，使用三角波調(diào)制改變分頻系數(shù)使擴頻時鐘達到5 000×10-6.測試結果表明：時鐘發(fā)生器的中心工作頻率為10 GHz，擴頻模式下峰值降落達到16.46 dB；在1 MHz頻偏處的相位噪聲為-106.93 dBc/Hz.芯片面積為0.7 mm×0.7 mm，采用1.2 V的電源供電，核心電路功耗為17.4 mW.

關鍵詞：擴頻時鐘發(fā)生器；鎖相環(huán)；ΔΣ調(diào)制器；相位噪聲

中圖分類號：TN432， TN74 文獻標識碼：A

文章編號：1674-2974（2016）02-0109-06

當前，隨著半導體工藝的不斷發(fā)展，電子產(chǎn)品工作頻率越來越高，高頻信號的輻射也越來越強，芯片間的電磁干擾（EMI）變成了一個不容忽視的問題[1-2].在無線通信系統(tǒng)中，當數(shù)據(jù)處理與傳輸?shù)乃俾蔬_到Gbps的水平時，電路輻射產(chǎn)生的噪聲大小直接決定了傳輸數(shù)據(jù)信號的優(yōu)劣.為了抑制EMI對傳輸通道、設備及系統(tǒng)性能的影響，傳統(tǒng)上使用金屬屏蔽盒以及RCL無源器件的濾波來實現(xiàn)，但隨著電路系統(tǒng)的復雜度和集成度不斷提高，上述方法已很難達到目的，而基于鎖相環(huán)的擴頻時鐘技術（SSCG）[3-7] 作為有效的低成本片內(nèi)解決方案正在迅速發(fā)展中，它通過將信號能量擴展到一個較寬的范圍內(nèi)，有效地減小峰值和諧波的功率，從而從信號的源頭減小了EMI，降低了系統(tǒng)產(chǎn)品的設計難度.

近年來，國內(nèi)外提出了多種不同的擴頻時鐘電路抑制EMI.Hsieh等采用的VCO直接調(diào)制方式需要極大的濾波電容，會增加電路的功耗和面積[3]；Cheng等使用的多相時鐘相位插入方式很難達到相位的良好匹配，會加大電路的設計難度[4]；Wong 和Caro等采用的調(diào)制方式引入的量化噪聲大，對EMI的抑制能力不夠，會惡化其相位噪聲[5-6].

目前對于SSCG的研究大多集中于6 GHz頻率以下，而對于6 GHz以上的較少涉及.本文針對SSCG在頻率、相位噪聲等方面的問題，設計了一款10 GHz的超高頻率低相噪擴頻時鐘發(fā)生器，其在1 MHz頻偏處的相位噪聲為-106.93 dBc/Hz，通過采用全數(shù)字電路的3階MASHΔΣ調(diào)制器改善電路相位噪聲，相比于其余的調(diào)制方式，實現(xiàn)簡單，對EMI的抑制能力更強，且有較強的抗噪聲能力.

1擴頻時鐘發(fā)生器電路設計

圖1所示為本設計提出的擴頻時鐘發(fā)生器整體結構圖，其中包括鑒頻鑒相器（PFD）、電荷泵（CP）、環(huán)路濾波器（LPF）、壓控振蕩器（VCO）、多模分頻器、ΔΣ調(diào)制器（DSM）及三角波發(fā)生器.

在鎖相環(huán)中，低頻噪聲主要由PFD/CP決定，而高頻噪聲由VCO決定.為了獲得低相噪的時鐘發(fā)生器，VCO中采用了開關電容陣列技術把VCO的諧振頻率范圍分成若干個子頻帶[7]，子頻帶的選擇可以保證VCO的電壓增益（KVCO）較小，避免了過大的KVCO通過AM-FM噪聲轉化導致VCO相位噪聲的惡化；使用可編程差分電荷泵結構來提高充放電電流的匹配，減小雜散，以及滿足工藝偏差的變化；通過采用小數(shù)分頻技術，保證電路在很高的參考頻率下也能獲得很高的頻率精度.通過 DSM對分頻器的分頻系數(shù)進行調(diào)制，隨著分頻系數(shù)的改變，鎖相環(huán)的輸出頻率隨之改變，并獲得具有一定頻率寬度的時鐘信號，完成擴頻的過程.同時DSM也能對輸出噪聲整形，大幅改善時鐘發(fā)生器的相位噪聲.

1.1寬帶VCO的設計

VCO設計的優(yōu)劣直接決定整個時鐘發(fā)生器的相位噪聲性能，本設計采用了如圖2所示的帶開關電容陣列的寬帶LC-VCO.晶體管M1和M2組成交叉耦合差分對管，作為負阻為LC諧振回路提供能量；LC頻率調(diào)諧回路由片上螺旋差分電感、累積型MOS變?nèi)莨芎透逹值固定電容組成.VCO的振蕩頻率可表示為：

KVCO反映VCO輸出頻率對控制電壓Vctrl的敏感程度，并且影響鎖相環(huán)環(huán)路的增益和穩(wěn)定性，以及相位噪聲性能.由式（2）知：可變電容比直接影響VCO的電壓增益，從而影響其調(diào)諧范圍與相位噪聲，但是VCO的調(diào)諧范圍又與相位噪聲相互矛盾.因此，為了使VCO兼具較低的相位噪聲和較大的頻率調(diào)諧范圍，必須采用開關電容陣列來減小VCO的靈敏度.開關電容陣列中使用差分電容開關的方式來改善開關電容的Q值.為了進一步提高噪聲性能，使用了具有高電源抑制比的LDO為VCO供電，加強其對電源噪聲的抑制能力；為了抑制尾電流源噪聲對相位噪聲的影響，在共源點和地之間串入一個大的電容C2，同時利用電容C1和R1組成的低通網(wǎng)絡濾除一部分基準電流鏡像來的熱噪聲和閃爍噪聲.該電路采用16位溫度計碼控制的開關電容陣列，配合可變電容形成粗調(diào)諧與細調(diào)諧相結合的技術，在減小相位噪聲的同時滿足了制造過程的工藝偏差和頻段要求.經(jīng)測試得知：VCO的調(diào)諧范圍為9.6～10.5 GHz，在1 MHz處其相位噪聲為-106.93 dBc/Hz.

1.2預分頻器及多模分頻器的設計

VCO的輸出信號在經(jīng)過輸出緩沖器后作為預分頻器的輸入時鐘，其工作頻率高達10 GHz，為了滿足低功耗和高速的應用要求，采用基于電流模式邏輯結構（CML）[8]的預分頻器進行二分頻，如圖3所示.CML構成的預分頻器是全差分結構，能夠提供差分輸出，抑制電路的共模噪聲.為了減小寄生電容，提高響應速度，在設計中采用電阻作為負載；尾電流源結構的使用可以更方便地控制輸出擺幅的大小，同時可以提高電路的工作速度.

為了達到擴展頻譜的目的，必須使用小數(shù)分頻的鎖相環(huán)結構.故在預分頻器之后，使用了如圖4（a）所示的多模分頻器.多模分頻器由5個2/3分頻單元級聯(lián)構成，整個分頻器鏈中不存在延時回路，所有的2/3分頻單元有著相同的結構，有利于功耗的優(yōu)化及版圖的便利.2/3分頻器的工作原理是在一個分頻周期內(nèi)，當輸入信號Mi有效時，若P=1，則分頻單元實現(xiàn)3分頻；若P=0，則分頻單元實現(xiàn) 2 分頻，如圖4（b）所示.該分頻器能夠實現(xiàn)分頻比：

分頻范圍為32～61，其中可編程控制碼C0～C4由DSM的輸出控制.本設計中預分頻器工作在10 GHz左右，經(jīng)過CML二分頻之后，多模分頻器的輸入端頻率也高達5 GHz，為了能夠滿足電路的高速要求，2/3分頻單元中的觸發(fā)器均使用TSPC結構[9]，經(jīng)仿真驗證其工作頻率可達8 GHz.

1.3鑒頻鑒相器及電荷泵的設計

由于DSM的量化噪聲會因非線性的存在而折疊到低頻，影響帶內(nèi)相位噪聲，而且也會導致分數(shù)雜散的產(chǎn)生，故對PFD及CP的線性度提出了更高的要求.如圖5（a）所示，采用的PFD結構僅有3個反相器的延時，極大地縮短了死區(qū)時間，這可以減小襯底耦合的噪聲和電流源噪聲等對鎖相環(huán)的影響；在UP信號的通路上插入了一個由傳輸門構成的延時單元，并設計成與反相器有近似相同的延時，以減小由兩路信號到達時間不同導致的失配.在輸出級加上驅動力很強的緩沖器（buffer）以保證電荷泵開關的迅速切換.

CP的輸出電流噪聲是鎖相環(huán)帶內(nèi)相位噪聲和參考雜散的主要來源，而電流噪聲主要是由于電流失配、電荷泄漏及電荷共享等非理想效應產(chǎn)生的.提出的高性能CP和LPF的結構如圖5（b）所示，電流源使用尺寸相對較大的晶體管，組成cascode結構，減小電流源之間的電流不匹配；采用了差分結構，兩節(jié)點VF和VB通過單位增益放大器相連，使兩支路的共模電平保持相同，避免了電荷共享問題，其中單位增益放大器運用了折疊式共源共柵軌到軌運放結構，提供高增益和高擺幅.由于工藝的變化，VCO的增益會發(fā)生變化，同時環(huán)路濾波器中的電阻電容也會有偏差，為了保證電路在不同工藝電壓溫度（PVT）的影響下仍能保持穩(wěn)定，將上下開關電流設置成可編程的電流調(diào)節(jié)單元，電流在200～400 μA之間變化.同時為了更好地抑制壓控振蕩器控制電壓上的高頻成分，減小其紋波，環(huán)路濾波器采用三階無源濾波器.其中R1與C1共同提供一個帶內(nèi)的零點改善相位裕度，C2提供第二個極點對分數(shù)雜散進行一定的抑制，C3提供第三個極點進一步抑制由于DSM產(chǎn)生的高通相位噪聲對整個鎖相環(huán)輸出噪聲的惡化.

1.4ΔΣ調(diào)制器及三角波發(fā)生器的設計

為了獲得擴頻時鐘，必須使分頻器的分頻比在一定時間內(nèi)發(fā)生變化，故在設計中引入了小數(shù)分頻技術.但由于小數(shù)分頻的分頻系數(shù)存在周期性跳變問題，會產(chǎn)生小數(shù)雜散影響時鐘發(fā)生器的相位噪聲和雜散性能，所以通過采用ΔΣ調(diào)制器（DSM）[10]實現(xiàn)分頻比的隨機化，對量化噪聲進行整形，將噪聲往高頻處推，消除小數(shù)分頻帶來的雜散，提高帶內(nèi)信噪比.為實現(xiàn)噪聲整形并考慮到電路穩(wěn)定性的需要，在設計中采用了3階的15-bit MASH1-1-1 DSM，結構如圖6所示.圖中X表示輸入，Y表示輸出，Eqi表示第i級的量化誤差，由此可得：

Y（Z）=X（Z）+（1-Z-1）3×Eq3（Z）.（4）

圖7為輸出時鐘向下擴頻仿真，時鐘頻率為9.95～10 GHz，三角波的頻率為30.525 kHz.

2測試結果分析

在版圖布局中，為避免數(shù)字時鐘對模擬射頻部分的影響，采用隔離環(huán)措施對數(shù)字和模擬模塊進行隔離，降低襯底耦合噪聲.電路采用SMIC 55 nm CMOS 工藝流片，SSCG整體芯片照片如圖8所示，電路的核心面積為0.7 mm×0.4 mm.測試時輸入晶振頻率為100 MHz，利用Aglient公司的頻譜分析儀得到擴頻時鐘相位噪聲測試曲線如圖9所示，在1 MHz處，相位噪聲大小為-106.93 dBc/Hz.擴頻時鐘發(fā)生器實測頻譜如圖10所示.在非擴頻模式下，頻譜的峰峰值能量為-14.08 dBm，在擴頻模式下，峰峰值能量變?yōu)?30.54 dBm，向下擴頻5 000×10-6，峰峰值降落16.46 dB.表1給出了與最近國際上發(fā)表的相關擴頻時鐘發(fā)生器測試結果的比較，本設計的顯著特點是工作頻率高達10 GHz，

但所消耗的功耗卻最低，并且在1 MHz處的相位噪聲很小，對EMI的抑制效果也很好.

3結論

在超高頻率下制造時鐘發(fā)生器的最大難度在于，在高頻工作下相位噪聲和抗電磁干擾的能力難以提升.本文在55 nm CMOS工藝下，設計并實現(xiàn)了一種基于小數(shù)分頻鎖相環(huán)的低相噪10 GHz擴頻時鐘發(fā)生器.該時鐘發(fā)生器采用了帶開關電容陣列的VCO模塊、低失配低噪聲電荷泵及ΔΣ調(diào)制器模塊，達到了很高的頻率輸出精度和良好的相噪性能.測試結果顯示在擴頻模式下輸出頻譜向下擴展5 000×10-6，時鐘發(fā)生器在1 MHz處的相位噪聲為-106.93 dBc/Hz，峰峰值降落為16.46 dB，驗證了本設計的有效性，滿足時鐘發(fā)生器的應用要求.

參考文獻

[1]MATSUMOTO Y， FUJII K， SUGIURA A. An analytical method for determining the optimal modulating waveform for dithered clock generation[J]. IEEE Transactions on Electromagnetic Compatibility， 2005， 47（3）： 577-584.

[2]KIM J， KAM D G， JUN P J， et al. Spread spectrum clock generator with delay cell array to reduce the electromagnetic interference[J]. IEEE Transactions on Electromagnetic Compatibility， 2005， 47（4）： 908-920.

[3]HSIEH Y B， KAO Y H. A fully integrated spread-spectrum clock generator by using direct VCO modulation[J]. IEEE Transactions on Circuits and Systems I： Regular Papers， 2008， 55（7）： 1845-1853.

[4]CHENG K H， HUNG C L， CHANG C H. A 0.77 ps RMS jitter 6-GHz spread-spectrum clock generator using a compensated phase rotating technique [J]. IEEE Journal of Solid-State Circuits， 2011， 46（5）： 1198-1213.

[5]WONG C H， LEE T C. A 6-GHz self-oscillating spread-spectrum clock generator [J]. IEEE Journal of Solid-State Circuits， 2013， 60（5）： 1264-1273.

[6]CARO D， ROMANI C A， PETRA N， et al. A 1.27 GHz all digital spread spectrum clock generator/synthesizer in 65 nm CMOS [J]. IEEE Journal of Solid-State Circuits， 2010， 45（5）： 1048-1060.

[7]LEI Lu， CHEN Jing-hong， LU Yuan， et al. An 18-mW 1.175-2-GHz frequency synthesizer with constant bandwidth for DVB-Tuners [J]. IEEE Transactions on Microwave Theory and Technique， 2009， 57（4）： 928-937.

[8]WOHLMUTH H D， KEHRER D. A high sensitivity static 2：1 frequency divider up to 27 GHz in 120 nm CMOS[C]//Proceedings of the 28th European Solid-State Circuits Conference. New York：IEEE，2002： 823-826.

[9]HUANG Q T， ROGENMOSER R. Speed optimization of edge-triggered CMOS circuits for gigahertz single-phase clocks[J]. IEEE Journal of Solid-State Circuits， 1996， 31（3）： 461-465.

[10]PARK P， PARK D， CHO S. A 14.2 mW 2.55-to-3 GHz cascaded PLL with reference injection and 800 MHz delta-sigma modulator in 0.13 μm CMOS [J]. IEEE Journal of Solid-State Circuits， 2012， 47（12）： 2989-2998.