基于PCIE的高速密碼卡PCB設計與研究

基于PCIE的高速密碼卡PCB設計與研究

崔晨琪，孟李林，李小龍

(西安郵電大學 電子工程學院，陜西 西安 710061)

摘要：為了實現更可靠的高速印刷電路板(PCB)設計，解決電磁兼容(EMC)、信號完整性和電源完整性等問題對系統(tǒng)帶來的不利影響，從疊層及布局、電源設計、過孔設計、高速信號布線四個方面詳細討論了具有高速加解密功能的基于PCIE總線的高速密碼卡印刷電路板的設計技術，并結合實際應用給出了具體實現辦法和有關實例。實踐表明：這些技術在高速印刷電路板的實際設計中可行有效。

關鍵詞：高速PCB；PCIE總線；電源設計；高速信號布線

作者簡介：崔晨琪(1991-)，女，山東德州人，碩士研究生，從事專用集成電路方面的研究。

中圖分類號：TN41文獻標識碼：A

收稿日期：2014-10-24

基金項目：江蘇開放大學(江蘇城市職業(yè)學院)“十二五”規(guī)劃課題立項(13SEW-Q-064)

如今互聯網技術飛速發(fā)展，電子郵件、網上支付、個人通信等信息服務被廣泛使用，在此背景下，信息安全成為重要研究課題。公鑰基礎設施(Public Key Infrastructure，PKI)技術利用公鑰理論和技術提供了信息安全服務，而基于PKI技術的SM1、SM2、SM3、SM4、SSF33算法是國家密碼管理局制定的商用密碼，在電子政務、電子商務等領域廣泛應用[1]。PCIE(PCI Express)總線技術作為第三代I/O總線標準采用串行數據傳輸和點到點互連技術，在高速設備中應用廣泛[2]。在數字系統(tǒng)設計領域中，較高時鐘頻率帶來信號完整性、電源完整性、串擾等問題，用傳統(tǒng)方法設計PCB(Printed Circuit Board)將無法滿足系統(tǒng)穩(wěn)定工作的要求。

本文針對國密算法的優(yōu)勢及PCIE高速串行傳輸的優(yōu)點，提出了一種基于PCIE總線的高速密碼卡PCB設計方案。

1總體設計方案

設計采用Altera公司Cyclone IV GX系列的FPGA芯片EP4CGX50CF23C6N，該芯片集成了PCIE IP硬核模塊，實現4個通道的高速數據傳輸密碼卡設計，外接四種加密芯片，芯片1、芯片2、芯片3、芯片4分別實現SM1、SM2/SM3、SM4和SSF33算法，可完成密碼卡初始化、密鑰管理、備份恢復和權限管理操作等功能。密碼卡應用于PC機中，通過PCIE插槽與PC 機主板連接，并由PC機進行控制操作。PCIE總線接口由FPGA內的IP硬核實現，完成PCIE核與SRAM緩存及其控制模塊之間的通信。NiosII核作為控制中心，完成密碼卡軟件功能。同時，外接加密芯片通過各自接口模塊實現與密碼卡的通信。密碼卡硬件結構設計如圖1所示。

圖1　密碼卡硬件結構設計

2高速PCB設計

2.1疊層與布局

疊層設計是PCB設計首要考慮的問題，合理的PCB疊層設計可以抑制電磁干擾(Electromagnetic Interference，EMI)輻射，使電源層或接地層上的瞬態(tài)電壓盡量小，屏蔽信號和電源的電磁場，通常高速數字電路設計中采用多層板和多個工作電源。PCB疊層需要根據電路時鐘頻率、印制板制造成本、管腳密度、加工周期及可靠性要求等因素綜合考慮，且多層板的各層應保持對稱，最好是偶數同層，因為不對稱的層壓，會導致板面易翹曲[3]。本文設計的密碼卡通過PCIE插槽與PC機連接，電路板的尺寸和形狀是固定的，高度約為67mm，長度約為174mm，下方配有PCIE X4接口插針。由于元件密度比較大，信號走線較密，電路板的層數選為6層，六層板的布局為信號層、電源層、信號層、電源層、地層、信號層，其中，共三層信號層、一個地層、兩個電源層，此設計可實現信號完整性設計所需要的環(huán)境。

PCB的疊層確定后，就需對元器件進行分組和布局。首先要根據PCB板的尺寸和形狀對與元件位置作出整體規(guī)劃，同時考慮元器件之間的連線關系、功能劃分及整齊美觀。另外可根據各元件使用電壓的等級進行合理布局，使電源走線長度盡量小，可以減小電源噪聲的干擾，提高電源的穩(wěn)定性[4]。放置CPU芯片要注意其輔助電路及其他芯片的聯系，注意時鐘線引腳后晶振的放置，晶振周圍要避免放置高噪聲器件，且要盡量靠近其驅動器件。其次，要注意各個芯片電源和信號引腳的位置，結合連線調整其位置和方向。由于密碼卡的形狀長寬比大于2:1，而PCIE插槽、裝載孔、指示LED燈的位置固定，因此元器件的布局就要根據設計要求，優(yōu)先考慮位置固定的器件。另外電路中各元件與FPGA連線較多，因此布局應考慮以FPGA為中心，同時協(xié)調其他芯片的位置，有效利用PCB頂層與底層空間，元器件之間、元器件與定位孔之間要留有足夠的空間。密碼卡元器件布局如圖2所示。

圖2密碼卡元器件布局

2.2電源設計

在高速電路板的設計中，電源系統(tǒng)的設計直接關系到整個系統(tǒng)的成敗。電源、地所產生的噪聲干擾要降到最低限度，以保證產品的可靠性[5]。采用電源層式的電源分配方案，電源通過整個層的金屬來分配電源，能減小電源阻抗和噪聲，可靠性增強。由于PCB板涉及多種電源，需采用多電源層的設計，電源層可以作為噪聲回路，消除公共阻抗耦合干擾[6]。使用去耦電容可以解決電源完整性問題，因為電容只能放置在PCB頂層和底層，所以連接去耦電容的走線要盡量短而寬。根據芯片資料可估算通過該電源線的電流，確定布線導線的寬度，走線越寬，載流能力越大，其經驗公式如下：

W(線寬：mm)≥L(mm/A)×I(電流：A)

PCB板上的多種電源需要通過背板從電源板獲得一種或兩種輸入電源，再轉換成元器件所需其他電源。電源的轉換常見有兩種架構：集中式電源架構和分布式電源架構[7]。集中式電源架構是由一個獨立電源供電再轉換為各種所需電源，而分布式電源架構則有多級電源轉換。前者成本高且PCB占用面積較大，所以本設計采用分布式電源架構。在本設計中，密碼卡電路涉及6種電源，包括12V、3.3V、5V、2.5V、1.2V、1.8V，設計先從PCIE插槽引入3.3V和12V電源，3.3V電源通過電壓轉換芯片產生5V和1.8V電源，分別給接插件和芯片3供電；12V電源再轉換為2.5V電源供FPGA、芯片4使用；最后2.5V電源轉換為1.2V電源供FPGA、芯片2使用。密碼卡的分布式電源架構如圖3所示。

圖3　分布式電源架構示意圖

2.3過孔設計

對高密度多層PCB進行設計布局時，需要使用過孔，它將信號由一層傳輸到另一層，提供各層間的電氣連接[8]。設計過孔位置時需要注意，焊盤上不能放置過孔，可用一段印制線連接，否則容易產生“立片”、“焊料不足”問題[9]；在過孔焊盤涂上阻焊劑，可將距離設為4mil，對于焊接面上片式元件，焊盤的中心位置不可放置過孔，過孔位置如圖4所示。

圖4　過孔位置

過孔位置不能過于靠近金手指，金手指的插入邊應設計倒角，為方便電路板插入PCIE插槽，插板的兩個側邊也可設計(1~1.5)×45°的倒角。金手指的設計如圖5所示。

圖5　金手指的設計

2.4高速信號布線

布線是在布局之后，按照原理圖連線設計銅箔的走線。在布線過程中，也可適當合理調整布局，盡量使連線最短，從而減少串擾。在高速數字信號布線時，靠近多電源層的信號層布線應遠離電源參考平面，避免信號電流產生不理想的返回路徑。

高速電路時鐘信號頻率較高，時鐘信號的抖動、漂移、畸變對系統(tǒng)有很大影響，高速PCB的設計就要求信號波形受干擾要小。所以，要優(yōu)先考慮系統(tǒng)的時鐘分配和走線等問題。高速時鐘信號要優(yōu)先布線，其中首要考慮系統(tǒng)的主時鐘信號線，走線要盡可能的短，走直線，且避免過孔，為防止時鐘與電源之間的干擾，時鐘信號也要避開電源部分。當同一電路板上用到多個不同頻率的時鐘時，兩根不同頻率的時鐘線不能并行走線，而對于多個器件使用同一頻率時鐘信號，可采用蜘蛛型、樹狀型、分枝型時鐘分配網絡[10]。

在高速密碼卡中，FPGA通過PCB板上晶振獲取66.66MHz時鐘，經過FPGA內部鎖相環(huán)后產生200MHz基本時鐘用作芯片2和芯片3的接口操作時鐘，然后經過內部分頻電路提供100MHz時鐘作為FPGA內部的NiosII軟核和硬件電路的工作時鐘，分頻16MHz作為芯片2和芯片3的工作時鐘，分頻20MHz作為芯片1和芯片4的工作時鐘，時鐘分配如圖6所示。

圖6　時鐘分配

高速密碼卡通過PCIE插槽與PC機進行高速數據信號的傳輸，采用差分對走線，可盡量避免信號完整性問題。差分信號中間一般不能加地線，否則會破壞差分對信號之間的耦合效應。而差分信號布線完成之后，可在PCB高速信號周圍進行敷銅，將空余沒有走線的部分用接地導線全部鋪滿，能夠提高電路的抗干擾能力。保持差分對的對稱性是PCB布線的關鍵，若差分對長度不匹配，降低傳輸速率的同時也會影響系統(tǒng)讀寫數據準確性。為保證系統(tǒng)在同一周期讀取數據有效，差分信號的延遲差需保持在允許范圍內，所以其布線長度必須嚴格等長。為此，設計蛇形走線按照系統(tǒng)時序要求調節(jié)延時可解決這一問題。本設計中PC機通過PCIE與密碼卡進行通信，高速信號的發(fā)送和接收由差分信號對實現，其PCB走線的長度匹配應該控制在25mil以內，蛇形走線控制長度匹配如圖7所示。

圖7　蛇形走線控制長度匹配

3結語

本文基于PCIE總線提出了一種四類國密算法的加密卡實現方案，對高速電路系統(tǒng)的PCB設計進行了分析和研究，通過Cadence Allegro工具開發(fā)完成，并經過Hyperlinks完成高速信號線的仿真驗證，滿足設計要求。制版完成后經過裝載測試，芯片工作正常，高速接口總線時序正確。

參考文獻

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[9] 王劍宇,蘇穎.高速電路設計實踐[M].北京:電子工業(yè)出版社,2010:90-91.

[10] Howard W Johnson,Martin Graham.High-Speed Digital Design -A Handbook of Black Magic[M].New York:Prentice Hall PTR,1993:111-118.

[責任編輯、校對：郝杰]

Design and Research of High-speed Cryptography Board

PCB Based on PCIE

CUIChen-qi，MENGLi-lin，LIXiao-long

(School of Electronic Engineering, Xi'an University of Posts and Telecommunications, Xi'an 710061, China)

Abstract：In order to achieve more reliable high-speed printed circuit board (PCB), and solve the negative influence on the system caused by problems such as electromagnetic compatibility (EMC), signal integrity, and power integrity problems, the paper dwells on the design of PCIE bus-based, high-speed cryptography board printed circuit board with the function of high speed encryption from four aspects of the stackup and layout, power design, via design, and high-speed signal routing design. The paper also presents the specific implementation measures and the relevant examples by considering the practical application. Practice indicates that these techniques are feasible and effective in the practical design of high-speed printed circuit board.

Key words：high-speed PCB;PCIE bus;power design;high-speed signal routing