基于FPGA的GPS同步時鐘系統(tǒng)設(shè)計

鄭恭明，沈媛媛(長江大學電子信息學院，湖北荊州　434023)

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基于FPGA的GPS同步時鐘系統(tǒng)設(shè)計

鄭恭明，沈媛媛
(長江大學電子信息學院，湖北荊州434023)

摘要:結(jié)合恒溫晶振時鐘無隨機誤差和GPS秒信號無累計誤差的特點，采用GPS測量監(jiān)控技術(shù)，對高精度晶體振蕩器的輸出頻率進行精密測量和校正后作為系統(tǒng)時鐘，通過相位同步算法使FPGA的輸出PPS信號與GPS的PPS信號同步。系統(tǒng)中使用Nios II + Verilog HDL設(shè)計了高分辨率的時間測量和快速校準時鐘同步單元，縮短了頻率校準和同步時間。實驗結(jié)果表明:系統(tǒng)同步精度較高、結(jié)構(gòu)簡單，并成功地應(yīng)用于電磁勘探數(shù)據(jù)采集系統(tǒng)中。

關(guān)鍵詞:GPS;時鐘同步;恒溫晶振; FPGA

現(xiàn)有的時間同步系統(tǒng)一般采用GPS/北斗秒脈沖信號或恒溫晶振的定時信號來進行各系統(tǒng)同步，但存在缺陷:前者在惡劣的施工環(huán)境下常會因為各種干擾而發(fā)生跳變，同步效果并不理想;后者長時間存在頻率漂移，同樣無法維持長時間的同步。為解決這些問題，本設(shè)計結(jié)合GPS有效信號的穩(wěn)定性，將GPS授時信號用于校準系統(tǒng)的恒溫晶振分頻秒信號，使之與GPS的秒信號PPS同步，以替代PPS信號。這樣不僅克服了GPS授時信號易受外界干擾的缺點，也解決了晶振頻率隨時間漂移的問題，能獲得較為理想的同步信號。為了使本地晶振長時間地同步于GPS系統(tǒng)，就需要不斷測量GPS授時信號與本地晶振分頻信號的時間間隔，再根據(jù)測量數(shù)據(jù)來校準和同步本地秒信號。本設(shè)計較之文獻［1－4］所用的方案，系統(tǒng)方案更簡潔、集成度更高、算法更易實現(xiàn)、成本更低。

1　系統(tǒng)設(shè)計

系統(tǒng)方案如圖1所示，主要由GPS接收機、恒溫晶振和FPGA系統(tǒng)模塊3部分組成。GPS接收模塊用于輸出標準的PPS脈沖信號和國際標準時間( universal coordinated time，UCT)，通過串口初始化FPGA系統(tǒng)的時間;恒溫晶振作為穩(wěn)定的系統(tǒng)時鐘; FPGA的時序模塊對PPS信號進行守時邏輯處理，并輸出處理后的PPS信號和同步信號，F(xiàn)PGA的Nios II系統(tǒng)接收GPS的UCT時間，并判斷當前輸出的PPS信號是否與衛(wèi)星時間同步。FPGA的時序模塊用于測量恒溫晶振分頻秒信號與PPS信號上升沿的相位差，從而調(diào)整恒溫晶振分頻秒信號的初始相位，使其與PPS信號同步。

2　GPS時鐘和恒溫晶振頻率校準

2. 1 GPS秒脈沖

圖1　硬件結(jié)構(gòu)框圖Fig. 61Hardware diagram

GPS接收機接收到的GPS秒脈沖或多或少存在一些誤差，GPS秒脈沖的誤差服從正態(tài)分布，與國際標準時間( UCT)相比只存在單個秒脈沖左右的漂移，從一段時間來看，GPS秒脈沖并不存在累計誤差。因此首先對單個脈沖的有效性(即是不是偽脈沖)進行鑒別。在大量統(tǒng)計的意義下，計數(shù)值的偏差(對應(yīng)于1個GPS秒脈沖計數(shù)時鐘芯片的輸出)近似服從正態(tài)分布，算法中采用的濾波門限值為10，也就是當計數(shù)偏差大于10，就認為當前的GPS秒脈沖是偽脈沖，舍棄不要。另外，對于GPS的長期穩(wěn)定性，計數(shù)上也不可能取無限長。由于所選晶振的穩(wěn)定度很高，本設(shè)計選擇校準時間為256 s。

2. 2恒溫晶振頻率校準

高穩(wěn)晶振在系統(tǒng)的守時過程中具有重要作用，因此，系統(tǒng)對高穩(wěn)晶振的準確度和穩(wěn)定性要求十分高，為了保證系統(tǒng)輸出的短時標的精度，需要對高穩(wěn)晶振的頻率進行測量、校準［2－3］。

用GPS秒脈沖PPS提供門控時間，長度為T; 以GPS秒時標信號作為計數(shù)的開門信號，以高穩(wěn)晶振分頻生成的秒時標信號作為計數(shù)的關(guān)門信號，在t1、t2兩個時刻對開關(guān)門信號之間的時差進行測量，分別得到t1和t2。根據(jù)頻率準確度( A)的公式可得到頻率的實測值fx。

測頻過程中，應(yīng)確保計數(shù)器引入的測量量化誤差比被測頻率標準的準確度高1個數(shù)量級。由于系統(tǒng)中高穩(wěn)晶振的校頻準確度是10－10，則量化誤差引起的頻率準確度的偏差為10－11。量化誤差的表達式可以表示為

測頻過程中，計數(shù)器時鐘周期t0= 1/f0= 10 ns，因此，t1－t2引起的量化誤差為±10 ns。根據(jù)式( 2)，得到測頻所需的門控時間為T = 1 000 s。圖2中恒溫晶振頻率測量模塊中取T = 1 024 s。

圖2　基于FPGA的高精度時鐘同步實現(xiàn)原理Fig. 62Clock synchronization schematics based on FPGA

3　同步時鐘的實現(xiàn)

根據(jù)上述原理，本系統(tǒng)將授時和校時功能采用同一個環(huán)路集成。利用單片F(xiàn)PGA構(gòu)建鎖相環(huán)路，將識別后的GPS接收的PPS信號與校正頻率后的恒溫晶振經(jīng)分頻產(chǎn)生的秒信號進行數(shù)字鑒相，得到二者的時間差，然后調(diào)整恒溫晶振經(jīng)分頻秒信號的初始相位，使其與GPS接收到的PPS信號同步，原理如圖2、圖3所示。采用計數(shù)器1和PPS相位調(diào)整器對高精度晶振進行分頻，產(chǎn)生晶振秒時鐘信號;晶振秒時鐘與GPS秒時鐘PPS進入鑒相器進行相位比較，計數(shù)器2對相位偏差進行計數(shù);將偏差值反饋回PPS相位調(diào)整器，調(diào)整晶振秒時鐘的初始相位，從而構(gòu)造出一種簡便的高精度時鐘發(fā)生裝置。

圖3　時鐘同步流程圖Fig. 63Flow chart of clock synchronization

整個系統(tǒng)選擇一片Altera公司Cyclone III系列EP3C10E144型號的FPGA作為載體，使用Verilog語言［5］和SOPC技術(shù)［6］來實現(xiàn)。系統(tǒng)包括4個模塊: Nios II軟核、GPS接收的PPS信號的識別模塊、恒溫晶振頻率校正模塊和時鐘同步模塊，系統(tǒng)連接如圖4所示。Nios II軟核讀取GPS接收的UCT時標，并處理GPS的PPS信號與時鐘同步模塊產(chǎn)生的同步PPS秒信號之間的時間差數(shù)據(jù)，將結(jié)果送給時鐘同步模塊以調(diào)整同步PPS信號的初始相位; PPS信號識別模塊剔除偽秒信號，減少干擾;恒溫晶振頻率校正模塊以GPS秒信號時標為基準，對恒溫晶振進行1 024 s的頻率修正，并將修正值傳遞給時鐘同步模塊作為晶振的頻率;時鐘同步模塊是核心，以修正后的晶振頻率為基準產(chǎn)生秒信號，并將其與GPS的PPS信號鑒相，調(diào)整本機PPS信號的初始相位，使其達到同步的精度P_cnt ＜5要求為止。

時鐘同步模塊是系統(tǒng)實現(xiàn)同步的核心，其時序仿真如圖5所示。圖5上半部分反映了本地FPGA_ PPS信號與GPS_PPS信號的同步過程，橢圓標出了兩處FPGA_PPS信號調(diào)整的地方，以及調(diào)整前后FPGA_PPS信號與GPS_PPS信號時間差的PD_err的變化。圖5下半部分是同步時刻的放大顯示，信號syn為高時表示時鐘同步，同步時的FPGA_PPS信號與GPS_PPS信號時間差PD_err只有一個系統(tǒng)時鐘的誤差。

圖4　時鐘同步的FPGA系統(tǒng)Fig. 64FPGA system of clock synchronization

圖5　時鐘同步仿真時序Fig. 65Clock synchronization timing simulation

GPS接收的PPS信號識別模塊、恒溫晶振頻率校正模塊和時鐘同步模塊全部使用Verilog HDL語言實現(xiàn)，內(nèi)部時延小、精確度高。其中恒溫晶振頻率校正模塊和時鐘同步模塊對周期頻率和精度均實現(xiàn)了參數(shù)化設(shè)計，便于仿真和移植。

圖6為系統(tǒng)測試示波器截圖: 1通道為FPGA產(chǎn)生的PPS信號; 2通道為GPS的PPS信號的二分頻信號; 3通道為FPGA的PPS信號的二分頻信號; 4通道為2、3通道信號的異或信號。圖中顯示的為從未同步到同步的時刻，即4通道的信號全為高電平。

圖6　系統(tǒng)測試同步波形Fig. 66Sync waveform of system test

實驗測試顯示，系統(tǒng)開機并收到GPS信號在1 024 s內(nèi)對恒溫晶振頻率校正后，最長在256 s內(nèi)實現(xiàn)FPGA的PPS信號與GPS的PPS信號同步，同步后在人為失步情況下FPGA_PPS信號與GPS_ PPS信號的日守時時差t小于25 μs。2個實驗系統(tǒng)同步后在人為失步情況下FPGA_PPS信號與GPS_ PPS信號的日守時時差t小于5 μs，滿足了短時標設(shè)計微秒級的同步精度要求，成功應(yīng)用于電磁勘探的數(shù)據(jù)采集同步系統(tǒng)。

4　結(jié)束語

本設(shè)計是利用本地恒溫晶振頻率分頻秒信號與GPS模塊輸出的標準秒脈沖信號同步，替代易受干擾的GPS秒脈沖PPS信號。基于Verilog HDL實現(xiàn)了高分辨率的時間間隔測量和PPS相位調(diào)整單元，并配合FPGA嵌入式軟核處理器Nios II，利用滑動平均法對測量的時間間隔數(shù)據(jù)進行實時處理，校正恒溫晶振分頻秒信號，不僅能夠準確地測量恒溫晶振分頻信號與GPS秒脈沖PPS信號之間的時間間隔，而且降低了GPS秒脈沖隨機波動對測量結(jié)果的干擾，為恒溫晶振頻率分頻秒信號提供可靠的相位修正數(shù)據(jù)。此外，整個系統(tǒng)完全在一片F(xiàn)PGA中實現(xiàn)，利于提高測量分辨率，減小系統(tǒng)體積，提高系統(tǒng)運行的穩(wěn)定性。本系統(tǒng)不僅可以用于電磁勘探的數(shù)據(jù)采集時鐘同步，還可以在其他對時鐘同步有較高要求的儀器中使用，具有良好的應(yīng)用前景。

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Design of GPS synchronized clock system based on FPGA

ZHENG Gong-ming，SHEN Yuan-yuan
( Electronics＆Information School，Yangtze University，Jingzhou 434023，China)

Abstract:GPS-clock，free of cumulative error and the high precision crystal oscillator，free of random error，thus can be effectively combined．By advanced GPS monitoring and controlling technology，the output frequency of the crystal oscillator is measured and adjusted，by synchronizing FPGA_PPS with GPS_PPS by phase synchronization algorithm．A high-resolution fast-measuring unit and clock synchronized unit are designed by Nios II +Verilog HDL to reduce the time of calibration and synchronization．After experimental verification，the high precise telegraphic synchronized system can be successfully applied in data acquisition system of electromagnetic survey．

Key words:GPS; synchronized clock; OCXO; FPGA

作者簡介:鄭恭明( 1980—)，男，碩士，講師，研究方向:信號處理、嵌入式及EDA技術(shù)與應(yīng)用，zgm831 @ yangtzeu. edu. cn。

基金項目:中國石油科技創(chuàng)新基金項目( 2011D－5006－0302) ;湖北省教育廳科學研究項目( B2013279)

收稿日期:2014－03－11

doi:10. 3969/j．issn. 1674－9057. 2015. 01. 032

文章編號:1674－9057( 2015) 01－0198－04

文獻標志碼:A

中圖分類號:TM764

引文格式:鄭恭明，沈媛媛．基于FPGA的GPS同步時鐘系統(tǒng)設(shè)計［J］．桂林理工大學學報，2015，35 ( 1) : 198－201．