高速印制板設(shè)計(jì)的布線方法研究

邢磊

(西安電子工程研究所,陜西西安 710100)

高速印制板設(shè)計(jì)的布線方法研究

邢磊

(西安電子工程研究所,陜西西安 710100)

本文主要論述了高速印制板設(shè)計(jì)中的SERDES布線方法以及詳細(xì)介紹了電路中菊花鏈布線。菊花鏈布線是印制板設(shè)計(jì)中最常用的拓?fù)渲?結(jié)構(gòu)簡(jiǎn)單,節(jié)省布線空間,但是過長(zhǎng)的菊花鏈路走線會(huì)引起串?dāng)_、過沖等信號(hào)完整性問題。本文利用仿真軟件,詳細(xì)地驗(yàn)證了菊花鏈拓?fù)浜投私臃绞降睦住?/p>

SERDES布線 菊花鏈布線 仿真鏈路

隨著高速數(shù)字電路及半導(dǎo)體工藝的發(fā)展，器件或芯片的工作頻率越來越高，導(dǎo)致電路中的信號(hào)完整性問題日益突出，也使得高速印制板互聯(lián)設(shè)計(jì)成為產(chǎn)品設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)。在高速印制板互聯(lián)設(shè)計(jì)中，會(huì)產(chǎn)生串?dāng)_、過沖和不連續(xù)性等信號(hào)完整性問題，因此必須借助信號(hào)完整性的仿真工具才能準(zhǔn)確分析并消除問題。本文利用仿真軟件，詳細(xì)地驗(yàn)證了菊花鏈拓?fù)浜投私臃绞降睦?。通過仿真分析，可以輔助并指導(dǎo)設(shè)計(jì)人員減小電路的信號(hào)完整性問題，對(duì)提高高速印制板的可靠性，降低設(shè)計(jì)成本和縮短研發(fā)周期等有重要指導(dǎo)意義。

1 SERDES布線方法的研究

串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸，隨著系統(tǒng)的帶寬不斷增加，并行接口已經(jīng)被高速串行SERDES所取代[1]。SERDES走線對(duì)阻抗要求比較高，要求阻抗控制為100ohm，需要盡量減少阻抗的不連續(xù)，參考平面必須為地平面。在設(shè)計(jì)中就需要減少過孔數(shù)量，讓SERDES走線參考地平面。由于電源平面會(huì)有較多干擾，而且由于電源分割造成的相鄰層走線阻抗突變，所以不建議使用電源層作為相鄰層[2]。

在實(shí)際設(shè)計(jì)中，如果由于空間限制，無(wú)法用兩個(gè)地的回流過孔，可以采取如一個(gè)過孔。另外，為了減少插座插針處的容性阻抗，減少阻抗不連續(xù)對(duì)SERDES信號(hào)的影響，需要把地平面對(duì)應(yīng)SERDES管腳處挖空，一般挖空成橢圓形。

2 菊花鏈布線方法的研究

菊花鏈布線是印制板設(shè)計(jì)中最常用的拓?fù)渲唬溥B接方式簡(jiǎn)單，節(jié)省單板空間。但是很長(zhǎng)的菊花鏈路走線會(huì)引起串?dāng)_，過沖等信號(hào)完整性問題[3]。CPU小系統(tǒng)和外部的FPGA，EPLD，CES處理器構(gòu)成了非常典型的菊花鏈拓?fù)洹，F(xiàn)提取其中一條數(shù)據(jù)網(wǎng)絡(luò)，對(duì)其進(jìn)行分析。印制板及提取的拓?fù)浣Y(jié)構(gòu)見圖1，仿真后得到的波形見圖2。

通過對(duì)上述圖中波形的觀察，上下沖和上升時(shí)間過長(zhǎng)，波形較差。出現(xiàn)這個(gè)問題的主要原因是整個(gè)鏈路走線過長(zhǎng)。其次是因?yàn)樵?/p>

端匹配電阻的阻值不合適或是端接方式不合適，而且接收端的分叉過長(zhǎng)。

3 串并聯(lián)端接方法的研究

當(dāng)傳輸線終端負(fù)載阻抗與傳輸線的特征阻抗相等時(shí)，傳輸線上無(wú)反射，入射能量全部被終端負(fù)載吸收，傳輸線工作在阻抗匹配狀態(tài)，匹配狀態(tài)下傳輸線的效率最高。串聯(lián)端接的實(shí)現(xiàn)方法比較簡(jiǎn)單，只需在電路中加一個(gè)電阻，就可以節(jié)省印制板的空間，而且不增加任何直流負(fù)載，不增加電源消耗。當(dāng)驅(qū)動(dòng)高容性負(fù)載時(shí)可提供限流作用，可以幫助減小地彈噪聲。最后由于驅(qū)動(dòng)端的輸出阻抗受諸多因素影響，很難對(duì)串聯(lián)匹配電阻的阻值進(jìn)行精確的匹配。在SQ仿真工具中通過改變?cè)炊穗娮璧淖柚涤^察其波形，如圖3所示。

通過對(duì)波形的觀察，我們發(fā)現(xiàn)串聯(lián)電阻的波形邊沿比較緩慢，很明顯如果是時(shí)鐘信號(hào)，對(duì)時(shí)序的影響是非常大的。通過變化端接阻值對(duì)波形有一定的改觀，但是改善作用有限。

并聯(lián)端接的優(yōu)點(diǎn)在于簡(jiǎn)單，成本低，可用于分布式負(fù)載，但是驅(qū)動(dòng)端需要提供額外的直流電流給終端電阻，導(dǎo)致功耗增加，信號(hào)邊沿變快，降低高電平或提升低電平值，并且可以減小噪聲容限。在SQ仿真工具中添加接收端端接電阻，觀察其波形，如圖4所示。

通過對(duì)波形的觀察，并聯(lián)端接的匹配方式更加適合菊花鏈拓?fù)洹Ｕ麄€(gè)波形有了很明顯的改觀，上升沿變陡，缺點(diǎn)是并聯(lián)端接在上拉時(shí)提高低電平值，在下拉時(shí)會(huì)降低高電平值。更重要的是，在菊花鏈布線中，并聯(lián)端接的方式一定要放在拓?fù)涞哪┒?，?duì)于雙向傳輸?shù)臄?shù)據(jù)來說，一定要權(quán)衡利弊。過孔殘樁太長(zhǎng)，會(huì)引入傳輸線反射而降低信號(hào)質(zhì)量。因此我們應(yīng)該盡量降低菊花鏈中的短線的長(zhǎng)度，尤其是時(shí)鐘信號(hào)走線的長(zhǎng)度。

4 結(jié)語(yǔ)

隨著數(shù)字系統(tǒng)的時(shí)鐘頻率越來越高，對(duì)高速電路中的信號(hào)完整性的要求也就越來越高，采用優(yōu)選布線層、控制疊層、完整的屏蔽層等方法保持信號(hào)的完整性，布局要緊湊，盡量降低鏈路的長(zhǎng)度，避免殘樁的出現(xiàn)。本文對(duì)于高速信號(hào)布線方面的研究不僅具有一定的理論價(jià)值，同時(shí)也有重要的工程意義。

[1]Eric Bogatin著,李玉山,李麗平譯.信號(hào)完整性分析[M].北京:電子工業(yè)出版社,2005.

[2]Douglas Brooks著,劉雷波,趙巖譯.信號(hào)完整性問題和印制電路板設(shè)計(jì)[M].北京:機(jī)械在工業(yè)出版社,2005.

[3]Stephen H.Hall,Garrett W.Hall,James A.McCall.High-Speed Digital System Design[M].2000,1-6.

邢磊(1981—),男,陜西西安人,工程師(碩士),主要從事射頻電路方面及信號(hào)完整性的研究。