用于神經(jīng)信號采集的高PSRR及CMRR植入式模擬前端*

吳朝暉 謝宇智 趙明劍 李斌

（華南理工大學(xué) 電子與信息學(xué)院， 廣東 廣州510640）

神經(jīng)信號采集芯片內(nèi)的模擬前端用于對神經(jīng)信號的采集、放大，其設(shè)計(jì)對信號的提取精度及抗干擾能力有較大的影響，是植入式神經(jīng)信號采集芯片的關(guān)鍵組成模塊.目前，先進(jìn)的植入式微系統(tǒng)一般通過體外和體內(nèi)的線圈，采用電磁感應(yīng)的方式給體內(nèi)的電路模塊供電［1-2］.此供電方式會產(chǎn)生較大的電源噪聲干擾，因此體內(nèi)電路系統(tǒng)應(yīng)具有良好的電源抑制比（PSRR）.此外，生物體是個充滿噪聲的環(huán)境，電極附近受刺激的肌肉產(chǎn)生的電信號有時(shí)會比所需要的神經(jīng)信號大幾個數(shù)量級［3］，由此產(chǎn)生很大的共模干擾.因此，植入式模擬前端需要有很高的共模抑制比（CMRR）.

神經(jīng)信號為低頻微弱信號，其幅值分布范圍為10～500μV，頻率分布范圍為200 Hz ～10 kHz，因此，電路中的低頻噪聲對生物信號的采集產(chǎn)生較大的干擾.對于CMOS 工藝來說，主要通過增大器件尺寸或使用斬波調(diào)制技術(shù)來實(shí)現(xiàn)對低頻噪聲的抑制［4-5］.通過加大器件面積來抑制噪聲會增加模擬前端的面積，而采用斬波調(diào)制技術(shù)不會引入過大的面積消耗，因此比前者更適用于植入式的應(yīng)用.然而，采用斬波調(diào)制技術(shù)后，電路的失調(diào)電壓會由于受到調(diào)制而在電路的輸出端形成紋波，對信號采集造成嚴(yán)重的干擾.目前，抑制斬波調(diào)制技術(shù)引起的輸出紋波的方法有低通濾波、自動調(diào)零技術(shù)、添加紋波抑制環(huán)路等，其中自動調(diào)零技術(shù)和紋波抑制環(huán)路對紋波的抑制效果較好.自動調(diào)零技術(shù)會引起噪聲折疊，增加電路的低頻噪聲［5］.現(xiàn)有紋波抑制環(huán)路有的通過積分器來降低輸出紋波［6-7］，有的通過電流數(shù)模轉(zhuǎn)換器（DAC）來抑制輸出紋波［8］，前者需要大尺寸的電容，不適用于多通道的植入式生物信號采集系統(tǒng)，而后者用于全差分放大器中會引起電流不平衡.

文中研究與設(shè)計(jì)的模擬前端包括前置放大器、低通濾波器、可變增益放大器和基準(zhǔn)電流源等模塊.為確保具有較好的CMRR 和PSRR 性能，該模擬前端采用全差分結(jié)構(gòu)設(shè)計(jì)，其中的前置放大器采用斬波調(diào)制技術(shù)來抑制電路中的低頻噪聲，并通過帶電流DAC 的紋波抑制環(huán)路來抑制輸出紋波.帶電流DAC 的紋波抑制環(huán)路用在全差分放大器中會引起電流不平衡，導(dǎo)致晶體管進(jìn)入線性區(qū).為此，文中通過在紋波抑制環(huán)路中加入共模反饋調(diào)節(jié)模塊來確保晶體管工作在飽和區(qū)，避免電流不平衡.

1 系統(tǒng)設(shè)計(jì)

文中設(shè)計(jì)的模擬前端系統(tǒng)框架如圖1所示，它包含3 級電路.第1 級為前置放大器，采用了電容耦合-反饋結(jié)構(gòu)［9-11］斬波放大器，一方面隔絕了由傳感電極引入的直流失調(diào)電壓，另一方面有效抑制了電路中的低頻噪聲.此外，為提高前置放大器的性能，加入了帶電流DAC 的紋波抑制環(huán)路來抑制放大器的輸出紋波，以及采用正反饋環(huán)路來提高放大器的輸入阻抗.第2 級為低通濾波器，用于抑制輸出信號帶寬，防止由于模數(shù)轉(zhuǎn)換器（ADC）采樣引起的信號混疊.第3 級為可變增益放大器，用于增加模擬前端的動態(tài)范圍，以滿足采集不同幅值等級的生理信號的需求.此外，系統(tǒng)還包括基準(zhǔn)電流源及偏置電路等模塊.

圖1 植入式模擬前端系統(tǒng)框圖Fig.1 System block diagram of the proposed implantable analog front-end

2 電路設(shè)計(jì)

2.1 前置放大器

前置放大器的結(jié)構(gòu)如圖2所示，其核心電路為電容耦合-反饋斬波放大器.此外，前置放大器還包含帶電流DAC 的紋波抑制環(huán)路以及輸入阻抗提高環(huán)路.

前置放大器的增益為反饋電容和輸入電容的比值Cfb/Cin，文中設(shè)計(jì)的前置放大器增益為40 dB，其中輸入電容Cin＝20 pF，反饋電容Cfb＝0.2 pF.反饋電容Cfb與電阻RMOS并聯(lián)形成了一個低頻的高通極點(diǎn)，用于隔絕電極的直流失調(diào)電壓.RMOS由兩個背靠背的二極管連接的MOS 管構(gòu)成，MOS 管工作在亞閾值區(qū)，實(shí)現(xiàn)了GΩ 數(shù)量級的阻值.除了形成高通極點(diǎn)外，RMOS還為主運(yùn)放輸入端提供直流偏置.

圖2 前置放大器結(jié)構(gòu)Fig.2 Architecture of the preamplifier

前置放大器中的主運(yùn)放為斬波放大器，其原理如圖3所示.斬波放大器采用兩級運(yùn)放結(jié)構(gòu)，第1 級采用折疊式共源共柵放大器作為增益級，第2 級采用共源放大器作為輸出級.其中第1 級加入了斬波調(diào)制器，將電路中的低頻噪聲調(diào)制到斬波頻率處，從而有效地抑制低頻噪聲.

圖3 斬波放大器原理圖Fig.3 Schematic diagram of chopper amplifier

放大器中的噪聲主要由MOS 管的熱噪聲和閃爍噪聲構(gòu)成.閃爍噪聲主要通過斬波調(diào)制技術(shù)來抑制，而熱噪聲則通過增大主運(yùn)放輸入對管跨導(dǎo)與其他MOS 管跨導(dǎo)的比值來抑制.在相同的偏置電流下，偏置在弱反型層的MOS 管跨導(dǎo)比偏置在強(qiáng)反型層的MOS 管跨導(dǎo)要大，因此輸入對管偏置在弱反型層.此外，由于PMOS 管的閃爍噪聲系數(shù)比NMOS 管小，因此主運(yùn)放的輸入對管采用PMOS 管.

采用斬波調(diào)制技術(shù)后，運(yùn)放的失調(diào)會在運(yùn)放的輸出端以紋波的形式出現(xiàn).為了抑制輸出紋波，在前置放大器中加入了帶電流DAC 的紋波抑制環(huán)路，其結(jié)構(gòu)如圖4所示，它由比較器、SAR 邏輯以及7 位的電流DAC 構(gòu)成.初始狀態(tài)下，在斬波時(shí)鐘信號的正半周期，比較器對運(yùn)放的輸出電平以及參考電平Vcm進(jìn)行比較，SAR 邏輯根據(jù)比較結(jié)果調(diào)節(jié)電流DAC 的輸出電流.經(jīng)過電流DAC 校正后，靜態(tài)下放大器的輸出電平將接近于參考電平Vcm，從而抑制輸出紋波.通過引入?yún)⒖茧娖絍cm與輸出電平進(jìn)行對比，引入了共模反饋機(jī)制，在抑制輸出紋波的同時(shí)避免了MOS 管由于電流不平衡而進(jìn)入線性區(qū).

圖4 帶電流DAC 的紋波抑制環(huán)路Fig.4 Ripple reduction loop with current DAC

為避免由傳感電極內(nèi)阻引起的信號衰減，前置放大器需要有很大的輸入阻抗.通過電容Cpf以正反饋的形式連接放大器的輸入、輸出端，如圖2所示，可有效地增大前置放大器的輸入阻抗.前置放大器的輸入阻抗為

取電容Cpf=Cfb=0.2 pf，則輸入阻抗為1/（sCpf）.在沒有輸入阻抗提高環(huán)路的情況下，放大器的輸入阻抗為1/（sCin）.因此，加入輸入阻抗提高環(huán)路可使輸入阻抗提高100 倍.

2.2 低通濾波器

開關(guān)電容濾波器無需片外元件即可實(shí)現(xiàn)很大的時(shí)間常數(shù)，因此比RC 有源濾波器更適用于低頻的生理信號濾波.文中采用的四階全差分開關(guān)電容低通濾波器結(jié)構(gòu)如圖5所示.它由3 個開關(guān)電容積分器和1 個一階開關(guān)電容低通濾波器通過首尾相連的方式構(gòu)成，模擬了1 個四階的RLC 低通濾波器.

濾波器的傳輸函數(shù)為

式中，ζ=sT，T 為開關(guān)時(shí)鐘周期，α1=CF1CF2CF3CF4/C40，α2=CF1CF2CF3/C30，α3=CF1CF2/C20+CF1CF4/C20+CF3CF4/C20，α4=CF1/C0+CF3/C0.

由式（2）可知，開關(guān)電容濾波器的傳輸特性由電容比例及開關(guān)時(shí)鐘周期決定，具有精度高、截止頻率可調(diào)節(jié)的優(yōu)點(diǎn).文中設(shè)計(jì)的開關(guān)電容低通濾波器采用兩路周期為1 MHz 的不交疊時(shí)鐘進(jìn)行驅(qū)動，實(shí)現(xiàn)了10 kHz 的低通截止頻率.

圖5 全差分四階開關(guān)電容低通濾波器結(jié)構(gòu)Fig.5 Architecture of fully differential fourth-order low pass switch capacitor filter

2.3 可變增益放大器

可變增益放大器用于增大模擬前端的動態(tài)范圍，以滿足神經(jīng)信號幅值分布范圍內(nèi)的放大需求.文中設(shè)計(jì)的可變增益放大器采用全差分電阻比例放大器結(jié)構(gòu)，如圖6所示.增益由電阻比例來確定，通過改變反饋電阻的阻值來改變電阻比例，從而實(shí)現(xiàn)增益的改變.反饋電阻由多個不同阻值的電阻串聯(lián)而成，通過控制與不同電阻組合并聯(lián)的開關(guān)即可實(shí)現(xiàn)增益的調(diào)節(jié).該可變增益放大器實(shí)現(xiàn)了4 種增益（6、12、20、26 dB），通過與前置放大器級聯(lián)實(shí)現(xiàn)了4種可調(diào)增益（46.35、52.18、60.02、65.95 dB）.此外，當(dāng)可變增益放大器的增益變小時(shí)，其帶寬也會隨之增加.為了限制放大器的帶寬，放大器的反饋電阻并聯(lián)上1 個可變的電容，根據(jù)不同的增益調(diào)節(jié)電容值使得帶寬保持不變.該結(jié)構(gòu)通過采用電阻和電容復(fù)用的方法來降低電路的面積.

圖6 可變增益放大器結(jié)構(gòu)Fig.6 Architecture of the variable gain amplifier

2.4 偏置電路

為系統(tǒng)提供偏置電流的基準(zhǔn)電流源如圖7所示.它采用了三支路共源共柵基準(zhǔn)電流源結(jié)構(gòu)，通過共源共柵結(jié)構(gòu)來減小溝道長度調(diào)制效應(yīng)以及負(fù)反饋環(huán)路來減少輸出基準(zhǔn)電流隨電源電壓的變化［12］.

圖7 三支路共源共柵基準(zhǔn)電流源Fig.7 Three branches cascade current reference

3 性能仿真結(jié)果

文中提出的用于神經(jīng)信號采集的植入式模擬前端采用0.18 μm CMOS 工藝進(jìn)行物理驗(yàn)證，芯片的總面積為0.473 mm2，版圖如圖8所示.

圖8 模擬前端芯片版圖Fig.8 Layout of the analog front-end chip

對所設(shè)計(jì)的模擬前端進(jìn)行版圖后仿真，其等效輸入噪聲譜如圖9所示.在0.1 Hz～10 kHz 頻率范圍內(nèi)對噪聲進(jìn)行積分，可得到該頻率范圍內(nèi)的等效輸入噪聲為2.59 μV.

圖9 等效輸入噪聲譜仿真結(jié)果Fig.9 Simulated result of equivalent input noise spectrum

模擬前端的傳輸特性曲線如圖10所示.其低頻高通截止頻率為0.6 Hz，高頻低通截止頻率為9.7 kHz，實(shí)現(xiàn)了4 種可調(diào)增益（46.35、52.18、60.02、65.95dB）.

圖10 傳輸特性仿真結(jié)果Fig.10 Simulated results of transfer characteristic

在65.95 dB 的增益下，對模擬前端芯片進(jìn)行PSRR 和CMRR 仿真，結(jié)果如圖11所示，通頻帶處的PSRR 為108dB，CMRR 為146dB.

圖11 模擬前端芯片的PSRR 和CMRR 仿真結(jié)果Fig.11 Simulated results of PSRR and CMRR of the analog front-end chip

表1給出了文中設(shè)計(jì)的模擬前端性能與現(xiàn)有文獻(xiàn)的對比情況.文獻(xiàn)［13］中設(shè)計(jì)了一款100 通道神經(jīng)信號采集系統(tǒng)，其中的模擬前端具有較好的噪聲性能，所占用面積較小，但其CMRR 及PSRR 比較低，實(shí)際應(yīng)用時(shí)抗干擾能力較差.文獻(xiàn)［14］中的設(shè)計(jì)采用0.8 V 供電，由此獲得較低的功耗，但其低功耗是以較大的噪聲為代價(jià).文獻(xiàn)［15］中的設(shè)計(jì)具有噪聲低、CMRR 高的優(yōu)點(diǎn)，但其芯片面積較大，且通頻帶較窄，處理信號頻率適應(yīng)性受限.綜合比較可知，文中設(shè)計(jì)的模擬前端具有較低的噪聲以及較高的PSRR 和CMRR.

表1 文中設(shè)計(jì)的模擬前端性能與現(xiàn)有文獻(xiàn)對比1）Table1 Comparison of performance between the proposed analog front-end and the references

相比其他文獻(xiàn)，文中所設(shè)計(jì)的模擬前端功耗相對較大.因?yàn)橹踩肷矬w內(nèi)的器件一般采用電池供電或采用無線能量傳輸進(jìn)行供電，若模擬前端功耗較大，會影響植入生物體內(nèi)的器件整體使用時(shí)間，使它在植入式微電極陣列應(yīng)用中受到一定限制.本設(shè)計(jì)模擬前端的后一級為ADC.為了適應(yīng)多通道生物信號采集的需要，筆者所在課題組所采用的ADC的采樣頻率比較低.為防止后級ADC 采樣引起信號混疊，模擬前端要求有比較好的信號帶寬外抑制能力，故文中設(shè)計(jì)的開關(guān)電容濾波器采用了四階結(jié)構(gòu)，使得模擬前端整體功耗及面積較大.若后級ADC 能采用較高的采樣頻率，則其對前級模擬前端的帶外抑制能力的要求會降低，這時(shí)可以采用較低階數(shù)的開關(guān)濾波器，從而使模擬前端的功耗及面積得到較好的改善.

4 應(yīng)用結(jié)果

將所設(shè)計(jì)的模擬前端芯片與導(dǎo)聯(lián)傳感器連接，應(yīng)用于心電信號的測試，采用RIGOL DS2202 示波器進(jìn)行測試，結(jié)果如圖12所示.

圖12 所設(shè)計(jì)前端芯片應(yīng)用于心電信號的測試波形Fig.12 Tested waveform of ECG amplified by the proposed front-end chip

從測試波形可以看出，所設(shè)計(jì)的芯片對噪聲有較好的抑制能力.經(jīng)測試，所設(shè)計(jì)的模擬前端放大倍數(shù)約為5000，從圖12可以看出，放大后的信號峰-峰值為2.04V，故可推算出所測量的心電信號的峰-峰值為400μV 左右.

5 結(jié)論

文中采用0.18 μm CMOS 工藝完成了一款具有較好PSRR 和CMRR 的用于神經(jīng)信號采集的植入式模擬前端.該設(shè)計(jì)通過采用斬波調(diào)制技術(shù)來實(shí)現(xiàn)低噪聲的性能，使用帶電流DAC 的紋波抑制環(huán)路進(jìn)行輸出紋波的抑制，并引入了共模反饋機(jī)制，從而避免了MOS 管由于電流不平衡而進(jìn)入線性區(qū).該模擬前端的等效輸入噪聲為2.59 μV，通頻帶處的PSRR為108 dB，CMRR 為146 dB，可滿足植入式神經(jīng)信號采集的要求.

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