超聲相控陣系統(tǒng)基于FPGA的PCIe總線傳輸研究*

王　沖　彭召斌　毛　捷　廉國(guó)選　李帥源

（中國(guó)科學(xué)院聲學(xué)研究所　北京　100190）

研究報(bào)告

超聲相控陣系統(tǒng)基于FPGA的PCIe總線傳輸研究*

王沖彭召斌?毛捷廉國(guó)選李帥源

（中國(guó)科學(xué)院聲學(xué)研究所北京100190）

針對(duì)超聲相控陣系統(tǒng)的高速傳輸需求，本文應(yīng)用了基于FPGA的PCIe總線傳輸方案，實(shí)現(xiàn)了基于PCIe總線的相控陣數(shù)據(jù)DMA（直接存儲(chǔ)器讀寫）上傳、控制命令下傳、發(fā)送數(shù)據(jù)緩存及驅(qū)動(dòng)和上位機(jī)測(cè)試程序設(shè)計(jì)。通過實(shí)驗(yàn)測(cè)試了PCIe總線的DMA傳輸速率，可達(dá)6.5 Gbit/s，并成功將該方案應(yīng)用于64通道超聲相控陣檢測(cè)系統(tǒng)中，實(shí)現(xiàn)了超聲相控陣系統(tǒng)的PCIe總線數(shù)據(jù)傳輸。

超聲相控陣檢測(cè)，PCIe，F(xiàn)PGA，DMA傳輸

1　引言

超聲相控陣技術(shù)是近年來發(fā)展最快的無損檢測(cè)方法，被廣泛應(yīng)用于高速鐵路、航空航天、油氣運(yùn)輸?shù)裙I(yè)領(lǐng)域［1-4］。傳統(tǒng)超聲相控陣系統(tǒng)的數(shù)據(jù)傳輸方式以千兆網(wǎng)、USB2.0為主，隨著全波形存儲(chǔ)、快速位置掃查和多角度成像等檢測(cè)技術(shù)的應(yīng)用，傳輸帶寬已無法滿足檢測(cè)需求。

以蜂窩復(fù)合材料的快速、多角度C掃描為例，現(xiàn)場(chǎng)要求掃查速度為200 mm/s，掃查精度為0.2 mm，若每個(gè)位置進(jìn)行30個(gè)角度的掃描，每個(gè)角度采集4 K個(gè)點(diǎn)作全數(shù)據(jù)存儲(chǔ)，每個(gè)采樣點(diǎn)16 bit位寬，則數(shù)據(jù)采集速率達(dá)1.92 Gb/s，千兆網(wǎng)、USB2.0等傳統(tǒng)總線方式顯然無法滿足其帶寬要求。具有更高帶寬的總線傳輸方案成為快速相控陣檢測(cè)系統(tǒng)的迫切需求。

快速外部設(shè)備互聯(lián)（PCIe）是英特爾提出的第3代IO總線技術(shù)，可實(shí)現(xiàn)設(shè)備間基于數(shù)據(jù)包的高速點(diǎn)對(duì)點(diǎn)串行通訊［5］。以PCIe 1.0協(xié)議為例，4x鏈路的單向數(shù)據(jù)速率可達(dá)8 Gb/s，為高帶寬的數(shù)據(jù)傳輸提供了可靠解決方案［6］。

在相控陣系統(tǒng)中，硬件系統(tǒng)多以FPGA為控制核心，相比于千兆網(wǎng)和USB2.0總線，基于FPGA（Field-programmable gate array）的PCIe總線在實(shí)現(xiàn)上主要有以下難點(diǎn)：

（1）PCIe總線對(duì)FPGA的時(shí)鐘管理、邏輯資源、時(shí)序控制等有較高的要求；

（2）PCIe總線通過DMA（Direct memory access）實(shí)現(xiàn)高速數(shù)據(jù)上傳，控制協(xié)議復(fù)雜；

（3）PCIe總線在DMA傳輸?shù)拈g隙，需要設(shè)計(jì)安全的數(shù)據(jù)緩沖池，以保證DMA速率的前提下避免數(shù)據(jù)溢出。

針對(duì)上述難點(diǎn)，本文應(yīng)用基于Xilinx FPGA端點(diǎn)硬核的PCIe總線傳輸方式，根據(jù)相控陣系統(tǒng)總線傳輸?shù)奶攸c(diǎn)，進(jìn)行了基于PCIe總線的相控陣數(shù)據(jù)DMA上傳、控制命令下傳、數(shù)據(jù)發(fā)送緩存邏輯及驅(qū)動(dòng)和上位機(jī)測(cè)試程序設(shè)計(jì)。通過實(shí)驗(yàn)測(cè)試了PCIe總線的DMA傳輸速率，可達(dá)6.5 Gbit/s，并成功將該總線傳輸方案應(yīng)用于64通道超聲相控陣檢測(cè)系統(tǒng)中。

2　基于FPGA的PCIe總線傳輸總體設(shè)計(jì)

如圖1所示，超聲相控陣檢測(cè)系統(tǒng)包括以FPGA為核心的底層硬件、驅(qū)動(dòng)和上位機(jī)軟件組成。硬件負(fù)責(zé)實(shí)現(xiàn)換能器陣列的時(shí)序激發(fā)、模擬接收放大、A/D轉(zhuǎn)換和波束合成；上位機(jī)軟件完成控制參數(shù)的計(jì)算和檢測(cè)數(shù)據(jù)的成像。

圖1　超聲相控陣系統(tǒng)框架Fig.1 The framework of phased array ultrasonic system

在本系統(tǒng)中，PCIe總線主要完成上位機(jī)控制參數(shù)的下傳和FPGA波束合成后數(shù)據(jù)的上傳。其參數(shù)和數(shù)據(jù)的傳輸具有以下特點(diǎn)：

（1）PCIe下傳參數(shù)時(shí)數(shù)據(jù)量小，實(shí)時(shí)性要求不高；

（2）PCIe上傳數(shù)據(jù)時(shí)數(shù)據(jù)量大，實(shí)時(shí)性要求較高；

（3）波束合成與PCIe總線間需要較大的數(shù)據(jù)緩沖池，以緩存突發(fā)的上傳數(shù)據(jù)。

針對(duì)以上特點(diǎn)，本文進(jìn)行了基于FPGA的PCIe總線DMA數(shù)據(jù)上傳控制邏輯，控制命令下傳邏輯，數(shù)據(jù)發(fā)送緩存邏輯，驅(qū)動(dòng)程序和上位機(jī)測(cè)試程序設(shè)計(jì)。

設(shè)計(jì)框架如圖2所示。

圖2　基于Xilinx FPGA的PCIe總線設(shè)計(jì)框架Fig.2 The design framework of PCIe bus based on Xilinx FPGA

3　基于PCIe總線的相控陣數(shù)據(jù)傳輸邏輯設(shè)計(jì)

3.1基于DMA的數(shù)據(jù)上傳邏輯

DMA傳輸不占用CPU讀寫周期且傳輸速率高［7］。PCIe的DMA操作將數(shù)據(jù)封裝在事務(wù)層包（TLP）中傳輸，啟動(dòng)、中斷、完成等狀態(tài)存放于BAR0（Base address register）空間的DMA控制狀態(tài)寄存器中。

在相控陣檢測(cè)系統(tǒng)中，每一次激發(fā)都會(huì)采集一定量的回波數(shù)據(jù)進(jìn)入發(fā)送緩存。有待發(fā)數(shù)據(jù)時(shí)，發(fā)送緩存給DMA寫邏輯使能信號(hào)，在上位機(jī)啟動(dòng)和IP核準(zhǔn)備好的情況下，通知DMA寫邏輯將數(shù)據(jù)填充在存儲(chǔ)器寫請(qǐng)求事務(wù)包中送入IP核，由IP核完成鏈路層和物理層的發(fā)送。

基于DMA的數(shù)據(jù)上傳邏輯需要上位機(jī)與FPGA邏輯協(xié)調(diào)進(jìn)行，是本文設(shè)計(jì)的重點(diǎn)。DMA寫邏輯實(shí)現(xiàn)過程如圖3所示，每一次DMA寫的實(shí)現(xiàn)過程為

（1）上位機(jī)配置傳輸參數(shù)，包括目的地址、本次DMA傳輸?shù)臄?shù)據(jù)長(zhǎng)度；

（2）上位機(jī)啟動(dòng)DMA，DMA寫邏輯等待發(fā)送緩存使能后開始傳輸；

（3）DMA寫邏輯檢測(cè)到傳輸數(shù)據(jù)量等于上位機(jī)設(shè)定的數(shù)據(jù)長(zhǎng)度時(shí)，停止DMA寫，以中斷方式通知上位機(jī)，并不再?gòu)陌l(fā)送緩存讀取數(shù)據(jù)；

（4）上位機(jī)在收到寫完成中斷后，進(jìn)入中斷響應(yīng)函數(shù)；

（5）中斷響應(yīng)完成后，根據(jù)狀態(tài)位判斷是否需要進(jìn)行下一次DMA傳輸。

相控陣數(shù)據(jù)傳輸邏輯在DMA寫的同時(shí)，還要響應(yīng)上位機(jī)的讀請(qǐng)求事務(wù)包。上位機(jī)通過該事務(wù)包讀取DMA控制狀態(tài)寄存器，了解DMA的工作狀態(tài)。本文相控陣數(shù)據(jù)傳輸邏輯在收到讀請(qǐng)求事務(wù)包時(shí)，會(huì)在DMA寫的間隙將目標(biāo)寄存器中的值填入讀完成事務(wù)包，發(fā)送給上位機(jī)。

圖3　DMA寫邏輯實(shí)現(xiàn)過程Fig.3 The design of DMA writing logic

3.2基于BAR0空間讀寫的控制命令下傳

BAR0是PCIe設(shè)備的32 bit寄存器空間，包含了DMA控制狀態(tài)寄存器和用戶自定義寄存器，上位機(jī)通過對(duì)BAR0空間的訪問，控制PCIe設(shè)備的數(shù)據(jù)傳輸。

在數(shù)據(jù)傳輸過程中需要進(jìn)行控制命令的緩存、管理和傳輸狀態(tài)的握手。如表1所示，本文在BAR0空間開設(shè)了命令接收和握手寄存器，利用FPGA片內(nèi)FIFO作命令參數(shù)緩存，并設(shè)計(jì)了傳控的握手協(xié)議。其中：

（1）控制命令寄存器reg_parameter，上位機(jī)調(diào)用存儲(chǔ)器寫函數(shù)，將控制命令參數(shù)寫入該寄存器，F(xiàn)PGA將該寄存器的值緩存入FIFO中；

（2）握手寄存器reg_begin_req、reg_begin_ack，用于上位機(jī)與FPGA之間在傳輸開始時(shí)的請(qǐng)求和應(yīng)答握手；

（3）握手寄存器reg_end_flag、reg_end_ack，用于上位機(jī)與FPGA之間在傳輸結(jié)束后的完畢標(biāo)志、應(yīng)答握手；

（4）出錯(cuò)重傳標(biāo)志寄存器reg_error，用于FPGA對(duì)每一次傳輸結(jié)果的校驗(yàn)，并將校驗(yàn)結(jié)果放入reg_error中，上位機(jī)根據(jù)reg_error的值判斷本次傳輸是否出錯(cuò)及重傳。

基于BAR0讀寫的參數(shù)下傳邏輯實(shí)現(xiàn)過程如圖4所示，上位機(jī)在控制命令下傳開始和完畢時(shí)均與FPGA進(jìn)行握手，握手成功后進(jìn)行發(fā)送和允許下一次傳輸；同時(shí)FPGA根據(jù)命令定義對(duì)每一次傳輸進(jìn)行校驗(yàn)，并將校驗(yàn)結(jié)果通知上位機(jī)。

表1　BAR0空間控制命令下傳寄存Table 1 The register table of controlling parameters in BAR0

圖4　基于BAR0讀寫的參數(shù)下傳實(shí)現(xiàn)過程Fig.4 The design of parameters sending logic based on BAR0 access

4　基于DDRIII的發(fā)送緩存邏輯設(shè)計(jì)

超聲相控陣系統(tǒng)的數(shù)據(jù)傳輸有突發(fā)性強(qiáng)、數(shù)據(jù)量大的特點(diǎn)，而PCIe總線在一次DMA寫完成后，需要等待上位機(jī)的配置和啟動(dòng)，如果發(fā)送緩存容量過小，極容易造成相鄰兩次DMA寫之間的突發(fā)數(shù)據(jù)丟失。因此本文設(shè)計(jì)了容量為4 GB的片外DDRIII緩存，如圖5所示，結(jié)合片內(nèi)異步FIFO，作為相控陣邏輯中波束合成與PCIe總線的數(shù)據(jù)緩沖池，其容量完全滿足相控陣檢測(cè)中的突發(fā)緩存要求。

圖5　發(fā)送緩存設(shè)計(jì)框架Fig.5 The framework of DDRIII buffer logic

5　驅(qū)動(dòng)及上位機(jī)程序設(shè)計(jì)

硬件系統(tǒng)與上位機(jī)的PCIe總線傳輸需要設(shè)備驅(qū)動(dòng)和控制程序。本文PCIe設(shè)備驅(qū)動(dòng)在WinDriver平臺(tái)下開發(fā)；PCIe傳輸控制程序在Qt環(huán)境下編寫。

5.1WinDriver驅(qū)動(dòng)開發(fā)流程

WinDriver是針對(duì)WDM模型驅(qū)動(dòng)程序的主流開發(fā)工具之一。使用WinDriver的用戶模式開發(fā)驅(qū)動(dòng)，可移植性較好，且不需要掌握操作系統(tǒng)內(nèi)核知識(shí)，極大地簡(jiǎn)化了驅(qū)動(dòng)開發(fā)的難度。Windows 7系統(tǒng)下的開發(fā)流程包括以下步驟：

（1）設(shè)置硬件環(huán)境，上位機(jī)查找到PCIe設(shè)備，提示安裝驅(qū)動(dòng)；

（2）選擇PCIe設(shè)備并建立工程；

（3）生成和安裝INF文件；

（4）生成驅(qū)動(dòng)代碼。

5.2PCIe數(shù)據(jù)傳輸控制程序

使用WinDriver完成驅(qū)動(dòng)開發(fā)后，本文在熟悉WinDriver提供的底層API函數(shù)的功能和使用方法的基礎(chǔ)上，設(shè)計(jì)了以下主要函數(shù)，完成底層API的調(diào)用和對(duì)PCIe設(shè)備的操作。

（1）OpenDevice（）和StopDMA（）實(shí)現(xiàn)PCIe設(shè)備的打開和關(guān)閉；

圖6　上位機(jī)PCIe控制程序流程Fig.6 The flow of PCIe controlling program on PC

（2）WriteBAR0（）和ReadBAR0（）實(shí)現(xiàn)對(duì)BAR0空間寄存器的訪問；

（3）DMAWriteMenAlloc（）實(shí)現(xiàn)DMA寫操作時(shí)上位機(jī)對(duì)內(nèi)存的申請(qǐng)和操作；

（4）IntDealFunction（）實(shí)現(xiàn)DMA讀寫完成中斷處理。

控制程序工作流程如圖6所示，上位機(jī)啟動(dòng)DMA傳輸后，等待DMA寫完成中斷，在中斷響應(yīng)中完成內(nèi)存數(shù)據(jù)的處理，并根據(jù)成像需要開啟下一次DMA傳輸。

6　PCIe總線驗(yàn)證測(cè)試

完成基于PCIe總線的相控陣數(shù)據(jù)傳輸邏輯設(shè)計(jì)、驅(qū)動(dòng)及上位機(jī)控制程序設(shè)計(jì)后，本文從DMA寫邏輯正確性、上位機(jī)接收數(shù)據(jù)正確性和接口速率三個(gè)方面對(duì)PCIe總線進(jìn)行了驗(yàn)證和測(cè)試。本次測(cè)試的PCIe鏈路選擇4x，鏈路位寬為64 bit，每個(gè)事務(wù)層包的最大鏈路負(fù)載為128 B。

6.1DMA寫邏輯正確性驗(yàn)證

使用Xilinx在線邏輯分析工具Chipscope檢測(cè)DMA寫邏輯與IP核之間的接口時(shí)序，為方便觀測(cè)，數(shù)據(jù)源采用32 bit的遞增數(shù)據(jù)，每?jī)蓚€(gè)一組寫入發(fā)送緩存中。

圖7中fifo_q_PCIe_us即為DMA寫邏輯從異步FIFO讀出的64 bit數(shù)據(jù)，其高低32 bit分別從1和0開始作步進(jìn)為2的遞增運(yùn)算。

如圖7所示，IP核準(zhǔn)備好接收數(shù)據(jù)時(shí)（tready_thrtl為高電平），DMA寫邏輯按事務(wù)層包格式在s_axis_tx_tdata_r上輸出包頭和數(shù)據(jù)，同時(shí)給出標(biāo)志信號(hào)s_axis_tx_tvalid_r。前96 bit為即TLP包頭，包頭的后32 bit 0x08F91000為目的地址，緊跟的就是數(shù)據(jù)。事務(wù)包中的每個(gè)32 bit數(shù)據(jù)按照低字節(jié)在前高字節(jié)在后的順序排列，字節(jié)內(nèi)位序不變，這樣保證數(shù)據(jù)在上位機(jī)內(nèi)存中按字節(jié)先后順序排列。

如圖8所示，在一個(gè)TLP傳完時(shí)，DMA寫邏輯給s_axis_tx_tlast_r標(biāo)志，向IP核表明當(dāng)前是最后一數(shù)據(jù)。下一個(gè)周期便是新的事物包包頭，其目的地址為0x08F91080，增加了128 B，表示上一個(gè)事務(wù)包共傳輸了128 B數(shù)據(jù)，與設(shè)定的最大鏈路負(fù)載參數(shù)相符。

圖7　DMA寫邏輯時(shí)序圖_1Fig.7 The timing sequence 1 of DMA writing logic

圖8　DMA寫邏輯時(shí)序圖_2Fig.8 The timing sequence 2 of DMA writing logic

6.2上位機(jī)接收數(shù)據(jù)正確性驗(yàn)證

將DMA傳輸至上位機(jī)的數(shù)據(jù)使用winhex軟件查看，如圖9所示，每個(gè)32 bit數(shù)據(jù)按照字節(jié)從低到高的順序排列正確。

上述DMA寫邏輯時(shí)序和上位機(jī)數(shù)據(jù)接收的驗(yàn)證結(jié)果表明，本文PCIe接口的DMA傳輸邏輯和控制程序均可正常工作。

6.3PCIe接口速率測(cè)試

PCIe 4x下的最大理論速率為8 Gb/s［8-10］，為檢測(cè)PCIe接口的傳輸速率，本文使用控制程序分別測(cè)試了不同DMA寫長(zhǎng)度下的傳輸速率，如表2所示。

圖9　上位機(jī)接收數(shù)據(jù)Fig.9 The receiving data on PC

表2　不同DMA寫長(zhǎng)度下的PCIe傳輸速率對(duì)比Table 2 The speed of PCIe bus with different DMA writing size

如表2所示，本文的PCIe接口的實(shí)際傳輸速率可達(dá)832 MB/s以上，即6.5 Gb/s，滿足相控陣檢測(cè)系統(tǒng)的帶寬要求。

從表2也可以看出，隨著DMA寫長(zhǎng)度的增大，傳輸速率也會(huì)增加。原因是增加了每次DMA寫操作中傳輸?shù)挠行ё止?jié)數(shù)，減少了存儲(chǔ)器讀寫操作的總次數(shù)，從而減少了傳輸中的固定開銷，提高了總體的傳輸速度。但在相控陣檢測(cè)系統(tǒng)中，DMA寫長(zhǎng)度的增大會(huì)使成像軟件的等待時(shí)間增大，不利于整體檢測(cè)平臺(tái)的運(yùn)行，因此還需要根據(jù)實(shí)際的相控陣檢測(cè)需要，合理地選擇DMA寫長(zhǎng)度參數(shù)。

目前，該項(xiàng)技術(shù)已成功應(yīng)用于自研的64通道超聲相控陣檢測(cè)系統(tǒng)，實(shí)現(xiàn)了控制命令的PCIe下傳和波束合成數(shù)據(jù)的DMA上傳，并形成了實(shí)時(shí)A、B與S掃描圖像（如圖10所示）。

圖10　系統(tǒng)A、B、S掃描圖像Fig.10 The A scan，B scan，S scan of phased array ultrasonic system

7　結(jié)論

本文首先分析了超聲相控陣檢測(cè)中的高速傳輸需求，應(yīng)用了基于Xilinx FPGA端點(diǎn)硬核的PCIe總線傳輸方案。相比于使用PCIe橋接芯片，基于Xilinx FPGA端點(diǎn)硬核的PCIe總線傳輸具有配置靈活、可靠性高等優(yōu)勢(shì)，可以簡(jiǎn)化板級(jí)設(shè)計(jì)，使用戶專注于PCIe事務(wù)層開發(fā)，縮短系統(tǒng)開發(fā)周期。本文通過數(shù)據(jù)傳輸邏輯、數(shù)據(jù)發(fā)送緩存邏輯和驅(qū)動(dòng)、上位機(jī)程序設(shè)計(jì)，實(shí)現(xiàn)了控制命令的PCIe下傳和波束合成數(shù)據(jù)的DMA上傳，并成功應(yīng)用于64通道超聲相控陣檢測(cè)系統(tǒng)中。測(cè)試結(jié)果表明，4x PCIe接口的DMA寫速率高達(dá)6.5 Gb/s，完全滿足超聲相控陣系統(tǒng)的高速總線傳輸需求，該技術(shù)為高性能超聲相控陣設(shè)備的高速實(shí)時(shí)數(shù)據(jù)傳輸?shù)奶峁┝擞行ПＷC。

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Research of PCIe bus based on FPGA in ultrasonic phased array system

WANG ChongPENG ZhaobinMAO JieLIAN GuoxuanLI Shuaiyuan
（Institute of Acoustics，Chinese Academy of Sciences，Beijing 100190，China）

PCIe bus solution based on Xilinx FPGA is developed for high-speed data transmission in ultrasonic phased array system.In this solution，DMA（Direct memory access）data up-transfer，control instruction downtransfer，data buffer，PCIe driver and test demo are designed in this paper based on PCIe bus.Test result shows that DMA data up-transfer speed can reach up to 6.5 Gb/s，which satisfies the requirement of high-speed data transmission in ultrasonic phased array system.Also，this solution is successfully adopted in the 64-channel ultrasonic phased array system.

Ultrasonic phased array testing，PCIe，F(xiàn)ield-programmable gate array，Direct memory access

TB559

A

1000-310X（2015）05-0377-08

10.11684/j.issn.1000-310X.2015.05.001

2015-02-12收稿；2015-04-25定稿

*中國(guó)科學(xué)院科研裝備研制項(xiàng)目（Y329011331）

王沖（1990-），男，山東淄博人，碩士研究生，研究方向：信號(hào)與信息處理。?

E-mail：pengzhaobin@mail.ioa.ac.cn