基于FPGA的高精度硅微諧振加速度計(jì)數(shù)據(jù)采集與參數(shù)補(bǔ)償系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

王 巖，張 玲，邢朝洋，曾青林

（北京航天控制儀器研究所，北京 100039）

基于FPGA的高精度硅微諧振加速度計(jì)數(shù)據(jù)采集與參數(shù)補(bǔ)償系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

王 巖，張 玲，邢朝洋，曾青林

（北京航天控制儀器研究所，北京 100039）

硅微諧振加速度計(jì)因具有小體積優(yōu)勢(shì)和高精度潛力，成為硅微慣性傳感器研制的熱點(diǎn)之一。頻率信號(hào)的高精度采集和系統(tǒng)參數(shù)補(bǔ)償是提高硅微諧振加速度計(jì)性能的重要手段之一。在分析硅微諧振加速度計(jì)工作機(jī)理的基礎(chǔ)上，從雙路差動(dòng)頻率信號(hào)的精確采集和系統(tǒng)誤差參數(shù)補(bǔ)償角度出發(fā)，分析了數(shù)據(jù)采集的原理，提出了一種高精度硅微諧振加速度計(jì)用數(shù)據(jù)采集與參數(shù)補(bǔ)償方法。給出了設(shè)計(jì)思路和電路實(shí)現(xiàn)方法，討論了誤差來(lái)源與改進(jìn)方法。所設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)針對(duì)中心頻率18 kHz.，標(biāo)度因數(shù)400 Hz/g，量程±20g的加速度計(jì)，數(shù)據(jù)更新周期200 ms下頻率分辨率為0.0005 Hz，等效加速度分辨率達(dá)到1.25 μg。測(cè)試表明，補(bǔ)償后的硅微諧振加速度計(jì)，在全溫（-40～+70℃）內(nèi)，K0溫度系數(shù)從262 μg /℃降低到29.9 μg/℃，K1變化量從4.18%降低到2.04‰，全量程非線性從7.16‰降低到0.128‰，系統(tǒng)參數(shù)滿足設(shè)計(jì)指標(biāo)。

硅微諧振加速度計(jì)；FPGA；數(shù)據(jù)采集；參數(shù)補(bǔ)償

硅微諧振加速度計(jì)是一種通過(guò)測(cè)量差動(dòng)諧振子的諧振頻率變化，從而獲得外界輸入加速度的新型加速度計(jì)。與傳統(tǒng)加速度計(jì)相比，硅微諧振加速度計(jì)準(zhǔn)數(shù)字信號(hào)輸出具有高精度潛力，省略的模數(shù)轉(zhuǎn)換環(huán)節(jié)消除了部分非線性度和溫度系數(shù)等方面的誤差源，在大大簡(jiǎn)化信號(hào)處理電路的同時(shí)還具備敏感結(jié)構(gòu)和處理電路實(shí)現(xiàn)一次集成的潛力，因此受到國(guó)內(nèi)外的廣泛關(guān)注和研制跟蹤[1-9]。然而，在具備諸多優(yōu)勢(shì)的同時(shí)，其也存在一些特有的技術(shù)難點(diǎn)需解決，主要包括以下兩方面：

① 靜態(tài)與動(dòng)態(tài)頻率信號(hào)的高精度采樣

針對(duì)導(dǎo)航級(jí)應(yīng)用的硅微諧振加速度計(jì)，單個(gè)諧振子1×10-7～1×10-8的靜態(tài)頻率測(cè)試精度是基本要求。采用高精度頻率計(jì)數(shù)器可以實(shí)現(xiàn)該采樣精度，但實(shí)際應(yīng)用中的處理電路實(shí)現(xiàn)起來(lái)難度較大，另外如何在動(dòng)態(tài)條件下同時(shí)保證頻率信號(hào)的測(cè)試精度和帶寬要求始終需要進(jìn)行取舍。

② 差動(dòng)頻率信號(hào)輸出和參數(shù)補(bǔ)償?shù)南到y(tǒng)設(shè)計(jì)方案和實(shí)現(xiàn)方法

硅微諧振加速度計(jì)采用差動(dòng)諧振音叉結(jié)構(gòu)布置方案，與實(shí)際輸入加速度成比例的是兩個(gè)諧振音叉的頻率差，如何在不損失諧振子諧振頻率自身精度的同時(shí)，獲得這個(gè)高精度的頻率差并進(jìn)行非線性和溫度特性等參數(shù)的實(shí)時(shí)補(bǔ)償與輸出是硅微諧振加速度計(jì)頻率輸出電路的關(guān)鍵技術(shù)。

本文在簡(jiǎn)要分析硅微諧振加速度計(jì)工作機(jī)理的基礎(chǔ)上，從系統(tǒng)設(shè)計(jì)的角度出發(fā)，在自研硅微諧振加速度計(jì)樣機(jī)的基礎(chǔ)上，提出了一種基于FPGA的高精度數(shù)據(jù)采集與參數(shù)補(bǔ)償系統(tǒng)的設(shè)計(jì)方案和電路實(shí)現(xiàn)方法。針對(duì)加速度計(jì)諧振音叉中心諧振頻率為18 kHz，標(biāo)度因數(shù)為400 Hz/g，量程為±20g，在200 ms數(shù)據(jù)更新時(shí)間下的加速度分辨率為±1.25 μg，其結(jié)論可應(yīng)用于同類差動(dòng)頻率輸出儀表的信號(hào)采集和參數(shù)補(bǔ)償中。

圖1 硅微諧振加速度計(jì)結(jié)構(gòu)示意圖Fig.1 Schematic diagram of accelerometer structure

1 測(cè)量原理和方案設(shè)計(jì)

硅微諧振加速度計(jì)的工作機(jī)理是：在加速度條件下，檢測(cè)質(zhì)量產(chǎn)生慣性力，該慣性力在雙端固定音叉（DETF）軸向上產(chǎn)生推拉負(fù)載。其中，一個(gè)諧振子受軸向拉力而諧振頻率增加，另一個(gè)諧振子受軸向壓力而諧振頻率下降。兩個(gè)單獨(dú)的諧振子組成一個(gè)推拉的差動(dòng)結(jié)構(gòu)以便進(jìn)行溫度和非線性等共模誤差的補(bǔ)償。諧振子的諧振運(yùn)動(dòng)被轉(zhuǎn)換成頻率信號(hào)輸出，頻率信號(hào)的偏移比例于外界輸入加速度。結(jié)構(gòu)示意圖如圖1所示。

傳統(tǒng)頻率信號(hào)的測(cè)量方法包括用于高頻信號(hào)的測(cè)頻法和用于低頻信號(hào)的測(cè)周法，其本質(zhì)都是用高頻脈沖填充低頻信號(hào)，以此獲得高精度的頻率測(cè)量結(jié)果，誤差主要來(lái)自測(cè)試同步誤差，計(jì)算公式為

其中采f為高頻采樣脈沖頻率，測(cè)f為低頻被測(cè)信號(hào)。由公式(1)可見(jiàn)，同步誤差的大小直接決定于采樣信號(hào)和被測(cè)信號(hào)的頻差。

從硅微諧振加速度計(jì)系統(tǒng)設(shè)計(jì)的角度出發(fā)，以標(biāo)度因數(shù)400 Hz/g，量程±20g計(jì)算，全量程頻率最大偏移量為32 kHz。為了滿足1 μg的理論設(shè)計(jì)采樣精度，要求頻率采樣精度達(dá)到4×10-4Hz，等效于18 kHz被測(cè)信號(hào)的測(cè)試精度為2.2×10-8。這就要求信號(hào)采集與參數(shù)補(bǔ)償系統(tǒng)首先保證在32 kHz被測(cè)信號(hào)輸入下的頻率同步采樣誤差小于4×10-4Hz。

測(cè)試頻率信號(hào)一般采用基于DSP或FPGA的硬件解決方案。當(dāng)測(cè)試系統(tǒng)所需的采樣率低于幾千赫茲時(shí)，通常采用基于DSP的解決方案。但是當(dāng)測(cè)試系統(tǒng)所需的采樣率較高時(shí)，基于FPGA（Fieldprogrammable Gate Array）解決方案則是更好的選擇。因?yàn)镈SP是基于代碼或指令的一種方法，它不可避免地要涉及到系統(tǒng)架構(gòu)和核心處理器，這會(huì)導(dǎo)致過(guò)多的占用系統(tǒng)資源，增加處理時(shí)間。而FPGA由于提供多了門陣列和內(nèi)存塊，可以組成乘法器、寄存器和其它邏輯單元，從而可以實(shí)現(xiàn)快速的運(yùn)算。因此本文采用基于FPGA的解決方案。

本文首先通過(guò)硬件電路實(shí)現(xiàn)頻率相減，正負(fù)加速度輸入分別通過(guò)正負(fù)通道輸出脈沖信號(hào)，然后用高頻時(shí)鐘基準(zhǔn)對(duì)相減后的頻率信號(hào)進(jìn)行采樣和參數(shù)補(bǔ)償?shù)募夹g(shù)方案。方案示意如圖2所示。

圖2 數(shù)據(jù)采集系統(tǒng)原理示意圖Fig.2 Schematic diagram of data acquisition system

信號(hào)采集和參數(shù)補(bǔ)償部分的功能是高精度采樣頻率相減電路的頻率輸出信號(hào)，針對(duì)硅微諧振加速度計(jì)未補(bǔ)償?shù)臏y(cè)試結(jié)果建模參數(shù)后，進(jìn)行零位和標(biāo)度因數(shù)的溫度系數(shù)補(bǔ)償以及儀表全量程非線性度補(bǔ)償。

2 數(shù)據(jù)采集和參數(shù)補(bǔ)償系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

2.1 FPGA補(bǔ)償總體方案設(shè)計(jì)

基于FPGA的總體數(shù)據(jù)采集和參數(shù)補(bǔ)償系統(tǒng)設(shè)計(jì)框圖如圖3所示。整體系統(tǒng)主要由頻率信號(hào)采集和參數(shù)補(bǔ)償兩個(gè)部分組成，頻率信號(hào)采集部分的功能是獲得高精度差頻信號(hào)采集精度，參數(shù)補(bǔ)償部分的功能是裝訂儀表未補(bǔ)償前的溫度與非線性建模參數(shù)，根據(jù)溫度傳感器的實(shí)時(shí)溫度信息進(jìn)行整機(jī)的參數(shù)補(bǔ)償，并經(jīng)RS422串口輸出至上位計(jì)算機(jī)。

由于對(duì)采樣時(shí)鐘工作頻率和芯片資源要求較高，F(xiàn)PGA選用美國(guó)ALTERA公司Cyclone IV系列的EP4CE22，溫度采樣芯片選用美國(guó)AD公司的DS18B20，0.5℃精度的采樣時(shí)間約100 ms。時(shí)鐘基準(zhǔn)選用頻率為10 MHz，精度為1×10-6的溫補(bǔ)晶振。2.2 頻率信號(hào)采集方案設(shè)計(jì)

圖3 FPGA系統(tǒng)設(shè)計(jì)示意圖Fig.3 Schematic diagram of FPGA system

高精度的頻率信號(hào)采集是整個(gè)數(shù)據(jù)采集與補(bǔ)償系統(tǒng)的關(guān)鍵技術(shù)，目前通用兩種方案為：

圖4 信號(hào)采集仿真波形Fig.4 Simulation waveform of signal acquisition

方案1：將兩路頻率信號(hào)分別進(jìn)行放大，然后使用FPGA進(jìn)行信號(hào)采集、差頻運(yùn)算和參數(shù)補(bǔ)償；

方案2：先使用硬件電路進(jìn)行兩路頻率信號(hào)的相減，然后輸入FPGA進(jìn)行信號(hào)采集和參數(shù)補(bǔ)償。

相對(duì)而言，方案2中的差動(dòng)頻率信號(hào)在進(jìn)入信號(hào)采集電路之前首先進(jìn)行頻率相減[10-11]，有利于增加高頻采樣信號(hào)與低頻被測(cè)信號(hào)的頻差，從而大幅降低同步采樣誤差。進(jìn)入頻率信號(hào)相減電路之前首先進(jìn)行鎖相八倍頻，可以在兩路諧振音叉固有諧振頻率之差的基礎(chǔ)上，進(jìn)一步縮小測(cè)試死區(qū)。

利用FPGA芯片自帶PLL模塊，將10 MHz外接時(shí)鐘倍頻到300 MHz用于頻率信號(hào)采集，則按照公式(1)計(jì)算，該頻率信號(hào)的基礎(chǔ)同步誤差為3.41 Hz。為了進(jìn)一步提高測(cè)量精度，同時(shí)與溫度采集模塊輸出時(shí)間匹配，采用了設(shè)定門限時(shí)間對(duì)被測(cè)信號(hào)多周期采樣的方法進(jìn)一步減小了測(cè)試誤差。若T同為門限時(shí)間，則改進(jìn)后的同步誤差減小至5.3×10-4Hz，基本滿足設(shè)計(jì)要求，具體計(jì)算公式如式(2)所示：

圖4為FPGA信號(hào)采集原理和仿真波形。

2.3 補(bǔ)償軟件流程設(shè)計(jì)

針對(duì)FPGA的軟件設(shè)計(jì)流程較為通用，設(shè)計(jì)細(xì)節(jié)不再贅述，但需要注意補(bǔ)償算法的每一步計(jì)算結(jié)果均要滿足精度要求，為此計(jì)算過(guò)程中可能需要進(jìn)行220以上的放大倍數(shù)，并在最終結(jié)果輸出時(shí)進(jìn)行相應(yīng)處理。FPGA軟件設(shè)計(jì)流程如圖5所示。

在系統(tǒng)參數(shù)建模過(guò)程中需注意，基于硅微諧振加速度計(jì)差動(dòng)音叉共模補(bǔ)償?shù)牟顒?dòng)效應(yīng)，儀表輸出的二次項(xiàng)系數(shù)已經(jīng)接近甚至小于三次項(xiàng)系數(shù)，因此非線性補(bǔ)償必須達(dá)到三次項(xiàng)建模。若只進(jìn)行二次項(xiàng)建模補(bǔ)償，則補(bǔ)償效果不佳。

表1為實(shí)測(cè)儀表分別進(jìn)行二次項(xiàng)和三次項(xiàng)補(bǔ)償后的非線性對(duì)比數(shù)據(jù)。

基于上述設(shè)計(jì)思想設(shè)計(jì)的FPGA補(bǔ)償電路板如圖6所示。

圖5 FPGA軟件設(shè)計(jì)流程Fig.5 Schematic diagram of software of FPGA

表1 硅微諧振加速度計(jì)非線性變化Tab.1 Change of SRA’s nonlinearity

圖6 FPGA電路板照片F(xiàn)ig.6 Printed circuit board of FPGA

3 性能指標(biāo)測(cè)試

在硅微諧振加速度計(jì)樣機(jī)的基礎(chǔ)上，采用FPGA補(bǔ)償電路板開(kāi)展了補(bǔ)償效果驗(yàn)證試驗(yàn)。試驗(yàn)表明，補(bǔ)償后的硅微諧振加速度計(jì)全溫（-40～+70℃）范圍內(nèi)，K0溫度系數(shù)從262 μg/℃降低到29.9 μg/℃，K1全溫變化量從4.18%降低到2.04‰，在±20 g加速度輸入范圍內(nèi)，非線性從7.16‰降低到0.128‰。圖7和圖8為補(bǔ)償前后零位和標(biāo)度因數(shù)溫度系數(shù)變化對(duì)比曲線。圖9為硅微諧振加速度計(jì)全量程測(cè)試曲線。

圖7 零位溫度測(cè)試曲線Fig.7 Test curves of temperature vs. bias

圖8 標(biāo)度因數(shù)溫度測(cè)試曲線Fig.8 Test curves of temperature vs. scale factor

圖9 全量程非線性測(cè)試曲線Fig.9 Test curves of accelerometer’s nonlinearity

由測(cè)試結(jié)果和測(cè)試曲線可以看出，經(jīng)過(guò)FPGA數(shù)字補(bǔ)償后，硅微諧振加速度計(jì)零位和標(biāo)度因數(shù)的溫度系數(shù)以及整機(jī)非線性得到大幅提高，驗(yàn)證了本文的設(shè)計(jì)思想，滿足了儀表性能指標(biāo)要求。

4 結(jié) 論

本文從儀表基本工作原理和系統(tǒng)參數(shù)補(bǔ)償?shù)慕嵌?，分析了硅微諧振加速度計(jì)數(shù)據(jù)采集和系統(tǒng)參數(shù)補(bǔ)償?shù)脑O(shè)計(jì)原理，基于實(shí)際工程應(yīng)用需求，提出了一種基于FPGA的高精度數(shù)據(jù)采集和參數(shù)補(bǔ)償設(shè)計(jì)方案，并進(jìn)行了硬件實(shí)現(xiàn)。試驗(yàn)測(cè)試表明，補(bǔ)償后硅微諧振加速度計(jì)的零位和標(biāo)度因數(shù)溫度系數(shù)和非線性指標(biāo)大幅下降。下一步改進(jìn)目標(biāo)為進(jìn)一步減小數(shù)據(jù)采集和補(bǔ)償處理的誤差，并提高系統(tǒng)的動(dòng)態(tài)測(cè)試性能。

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Design and implementation of high-precision data acquisition and parameter compensation system for silicon resonant accelerometer

WANG Yan, ZHANG Ling, XING Chao-yang, ZENG Qing-lin
(Beijing Aerospace Control Device Institute, Beijing 100039, China)

The silicon resonant accelerometer (SRA) is one of research hotspots in inertial instruments for its small volume and potential of high-precision. Data acquisition and parameter compensation is one of the important ways to improve the performance of the SRA. Based on the analysis of the SRA’s working principle, a high-precision design of frequency signal acquisition and parameter compensation system is presented to improve the performance of the SRA. The design idea and implementing method are studied, and the error source and its depressing solution are discussed. The experiment results show that the system can acquire resolution with ±0.0005 Hz, corresponding to 1.25 μg in 200 ms on condition that the resonant accelerometer has a normal frequency of 18 kHz, a scale factor of 400 Hz/g, and a measuring range of ± 20g. Within full temperature range of -40℃ to +70℃, the temperature coefficients of bias and scale factor drop to 29.9 μg/℃ and 2.04‰ from 262 μg/℃ and 4.18%, respectively, and the nonlinearity for full scale is decreased to 0.128‰ from 7.16‰.

silicon resonant accelerometer; FPGA; data acquisition; data compensation

U666.1

A

1005-6734(2015)03-0394-05

10.13695/j.cnki.12-1222/o3.2015.03.021

2014-05-30；

2014-09-30

國(guó)防基礎(chǔ)科研項(xiàng)目支持（A0320110013）

王巖（1978—），男，工學(xué)博士，高級(jí)工程師，研究方向?yàn)楣栉T性儀表。E-mail：memslianxi@sina.com