FPGA／DSP高速穩(wěn)定雷達(dá)發(fā)射機(jī)設(shè)計(jì)

張春杰，王鵬，譚振偉

哈爾濱工程大學(xué)信息與通信工程學(xué)院，黑龍江哈爾濱 150001

FPGA／DSP高速穩(wěn)定雷達(dá)發(fā)射機(jī)設(shè)計(jì)

張春杰，王鵬，譚振偉

哈爾濱工程大學(xué)信息與通信工程學(xué)院，黑龍江哈爾濱 150001

針對(duì)采用直接數(shù)字式頻率合成（DDS）芯片無法直接產(chǎn)生多種信號(hào)波形的情況，提出基于現(xiàn)場(chǎng)可編程門陣列（FP-GA）和數(shù)字信號(hào)處理器（DSP）控制DDS來實(shí)現(xiàn)高速穩(wěn)定雷達(dá)發(fā)射機(jī)的設(shè)計(jì)方案。首先，介紹了直接數(shù)字式頻率合成的結(jié)構(gòu)和原理。其次，設(shè)計(jì)了雷達(dá)發(fā)射機(jī)的硬件電路和軟件編程，其中為提高雷達(dá)系統(tǒng)工作穩(wěn)定性，保證DSP控制DDS產(chǎn)生穩(wěn)定的波形信號(hào)，特別加入了對(duì)DSP工作狀態(tài)進(jìn)行監(jiān)測(cè)和控制的模塊電路。測(cè)試結(jié)果表明，設(shè)計(jì)的雷達(dá)發(fā)射機(jī)能夠通過示波器輸出穩(wěn)定、實(shí)時(shí)的普通連續(xù)波、FSK信號(hào)、單頻脈沖信號(hào)等多種波形，信號(hào)頻率的范圍在0～100 MHz，頻率穩(wěn)定度達(dá)到1%。

直接數(shù)字式頻率合成；數(shù)字信號(hào)處理器；可編程門陣列；高速穩(wěn)定性；雷達(dá)發(fā)射機(jī)

自從相控陣?yán)走_(dá)問世以來，由于其具有測(cè)量精度高、觀察空域?qū)?、可處理多目?biāo)的特點(diǎn)，被廣泛應(yīng)用于預(yù)警、制導(dǎo)、搜索等戰(zhàn)術(shù)場(chǎng)合。而T／R組件是相控陣?yán)走_(dá)的核心部件，其技術(shù)指標(biāo)、結(jié)構(gòu)工藝以及成本等因素直接關(guān)系到雷達(dá)系統(tǒng)的成?。?］。

隨著數(shù)字技術(shù)的不斷發(fā)展，將直接數(shù)字頻率合成（DDS）技術(shù)引入相控陣?yán)走_(dá)系統(tǒng)中，并以其為核心組成全數(shù)字T／R模塊代替原來由移相器、微波衰減器、不等功率分配器等構(gòu)成的模擬T／R模塊，實(shí)現(xiàn)T／R組件的全數(shù)字化，從而進(jìn)一步簡(jiǎn)化雷達(dá)系統(tǒng)結(jié)構(gòu)、縮小雷達(dá)整機(jī)的體積［2-4］。

文中雷達(dá)發(fā)射機(jī)通過DSP與FPGA聯(lián)合控制3片DDS芯片高速穩(wěn)定地產(chǎn)生多種所需的雷達(dá)波形，通過串口模塊與PC機(jī)相連，在上位機(jī)界面自由設(shè)定參數(shù)，增強(qiáng)了系統(tǒng)的實(shí)時(shí)性和可操作性。經(jīng)過實(shí)際測(cè)試，雷達(dá)發(fā)射機(jī)達(dá)到了預(yù)期目標(biāo)。

1 DDS的結(jié)構(gòu)與原理

DDS技術(shù)是根據(jù)奈奎斯特采樣定理，從正弦信號(hào)相位出發(fā)，將該正弦信號(hào)采樣、量化、編碼形成一個(gè)正弦函數(shù)表存在查詢表ROM中。其工作過程為根據(jù)時(shí)鐘脈沖fc，N位相位累加器將頻率控制字K循環(huán)累加，把相加后的結(jié)果通過相位寄存器輸出作為取樣地址送入波形表存儲(chǔ)器。波形表存儲(chǔ)器根據(jù)這個(gè)地址值輸出相應(yīng)的波形數(shù)據(jù)。最后，經(jīng)D／A轉(zhuǎn)換和濾波將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形輸出。

圖1 DDS原理框圖

普通的正弦波信號(hào)S（t）可寫成：

當(dāng)振幅A與初始相位φ不隨時(shí)間變化時(shí)，其頻率就由相位唯一確定，即有

式中：Δφ為一個(gè)采樣周期Δt之間的相位增量，Δφ＝K2π／2N，Δt＝1／fc。

故系統(tǒng)輸出頻率即為

式中：fc為系統(tǒng)工作頻率，fout為輸出頻率，K為用戶編程的頻率控制字，N為累加器的寄存器位數(shù)［5-8］。

2 系統(tǒng)設(shè)計(jì)方案

發(fā)射機(jī)設(shè)計(jì)是基于Altera公司的cyclone系列FPGA器件EP2C8Q208C8，配合以TI公司DSP器件TMS320C6416為主處理器的電路模塊來控制3片DDS芯片AD9854實(shí)現(xiàn)設(shè)計(jì)要求。首先通過DSP給DDS傳送控制字，輸入DDS產(chǎn)生波形所需要的參數(shù)，送到DDS的I／O口寄存器，等待更新脈沖；而FPGA則控制整個(gè)電路的時(shí)序；最后給出更新脈沖，通過DSP與FPGA的聯(lián)合工作完成雷達(dá)信號(hào)波形的產(chǎn)生。本設(shè)計(jì)的硬件結(jié)構(gòu)主要有DSP電路、FP-GA電路、串口模塊等。發(fā)射機(jī)硬件結(jié)構(gòu)框圖如圖2所示。

圖2 發(fā)射機(jī)硬件結(jié)構(gòu)框圖

2.1 DSP電路

DSP是本系統(tǒng)中核心控制部分，它的工作狀態(tài)直接影響到整個(gè)系統(tǒng)工作的好壞。為保證DSP工作穩(wěn)定，特別加入了DSP監(jiān)控模塊，模塊設(shè)計(jì)如圖3所示。當(dāng)監(jiān)控模塊檢測(cè)出DSP輸出的檢測(cè)信號(hào)異常時(shí)，檢測(cè)模塊向DSP發(fā)送復(fù)位信號(hào)將其復(fù)位為正常工作狀態(tài)。當(dāng)DDS芯片輸出的信號(hào)偏離正常工作頻率范圍時(shí)，DDS檢測(cè)模塊會(huì)發(fā)出命令，使DSP運(yùn)行中斷程序，進(jìn)而對(duì)DDS進(jìn)行復(fù)位和重新配置。這樣就可以使雷達(dá)發(fā)射機(jī)工作可靠性提高，輸出更加穩(wěn)定波形信號(hào)。

圖3 DSP監(jiān)控模塊

DSP芯片的內(nèi)部含有鎖相環(huán)模塊，可以通過對(duì)鎖相環(huán)設(shè)置來控制時(shí)鐘倍頻，通過倍頻可以在輸入時(shí)鐘比較低的情況下，得到高速的系統(tǒng)工作時(shí)鐘。DSP的倍頻設(shè)置由CLKMODE1與CLKMODE0共同決定，可通過把開關(guān)接到CLKMODE1與CLKMODE0端口來手動(dòng)調(diào)整倍頻數(shù)。這樣就可以自由控制DSP工作頻率，進(jìn)而控制雷達(dá)發(fā)射機(jī)的工作速度。本系統(tǒng)中，利用50 MHz晶振給DSP提供時(shí)鐘，把倍頻系數(shù)設(shè)置為20時(shí)，DSP的工作頻率可以達(dá)到1 GHz［9］。

表1 DSP倍頻模式設(shè)置

2.2 FPGA電路

FPGA是現(xiàn)場(chǎng)可編程的高密度數(shù)字集成電路。它具有應(yīng)用快速、使用方便、經(jīng)濟(jì)實(shí)用以及數(shù)字化的特點(diǎn)。發(fā)射機(jī)利用FPGA芯片EP2C8Q208C8進(jìn)行譯碼，形成3片AD9854使能控制信號(hào)，分別控制3片AD9854芯片的更新脈沖與復(fù)位等信號(hào)，從而可以實(shí)現(xiàn)對(duì)不同芯片的控制［10］。利用FPGA控制整個(gè)電路的時(shí)序使3片DDS同步工作，這樣系統(tǒng)就可以輸出滿足設(shè)計(jì)的要求。

圖4 FPGA配置框圖

2.3 串口電路

串口包括多種類型如RS-232-C、RS-485、RS-422等。其中最常見的是RS-232-C，它的結(jié)構(gòu)比較簡(jiǎn)單，連接器由9針組成，通信時(shí)只要3根線就能完成信號(hào)發(fā)送和接收，但是由于它通信距離短、速度低的原因限制了它的應(yīng)用。由于RS-422是差分通信接口，其抗干擾能力強(qiáng)，且傳輸速度達(dá)到10Mbit／s，傳輸距離也比RS-232遠(yuǎn)［11］。發(fā)射機(jī)為了使通信信號(hào)更加穩(wěn)定，所以采用了RS-422和RS-232聯(lián)合的方式。

圖5 串口發(fā)送接收

在DSP內(nèi)部完成SC16C550的芯片配置，SC16C550可以進(jìn)行串行和并行數(shù)據(jù)相互轉(zhuǎn)換，它最高速度可達(dá)3 Mbit／s，完全滿足本設(shè)計(jì)中低功耗和高速率的需求，并且它的內(nèi)部包含一個(gè)16位FIFO發(fā)送和接收器，通過利用內(nèi)部的FIFO可以使數(shù)據(jù)傳輸更加準(zhǔn)確快捷。該模塊中DS8921作用是進(jìn)行232電平與422電平的轉(zhuǎn)化，當(dāng)SC16C550發(fā)送信號(hào)時(shí)，DS8921將發(fā)送過來232電平信號(hào)轉(zhuǎn)換成422電平信號(hào)傳送出給上位機(jī)；當(dāng)上位機(jī)把信號(hào)傳送給處理板時(shí)，DS8921將傳送過來的422電平信號(hào)轉(zhuǎn)換成232電平信號(hào)傳送給串口處理芯片。

2.4 軟件設(shè)計(jì)

雷達(dá)發(fā)射機(jī)軟件設(shè)計(jì)采用QuartusII和CCStud-iov3.3開發(fā)軟件。并在Microsoft VC＋＋6.0環(huán)境下開發(fā)上位機(jī)界面。本文的研究對(duì)象是實(shí)現(xiàn)連續(xù)波、單頻脈沖信號(hào)、FSK等信號(hào)。軟件調(diào)試之前必須進(jìn)行初始化，初始化后需要等待上位機(jī)的命令，當(dāng)上位機(jī)指令到達(dá)，通過串口傳送給DSP，再經(jīng)由DSP寫給DDS，把參數(shù)送到DDS寄存器中，等待更新脈沖，最后由FPGA給出更新脈沖實(shí)現(xiàn)波形輸出。

圖6 軟件設(shè)計(jì)流程

3 整機(jī)性能測(cè)試

首先利用上位機(jī)發(fā)送不同的頻率值，通過頻譜儀（Agilent E4402B）觀測(cè)硬件產(chǎn)生的波形并記錄連續(xù)波在不同時(shí)刻頻點(diǎn)的測(cè)量值，具體值見表2。

表2 頻率測(cè)試結(jié)果

在上位機(jī)界面發(fā)出產(chǎn)生連續(xù)波、單頻脈沖、FSK等信號(hào)指令，通過示波器（Agilent DSO6054A）截取輸出信號(hào)的波形圖用來分析系統(tǒng)的性能（如圖7～9），可以清晰看到波形頻率等參數(shù)。

圖7 連續(xù)波信號(hào)

圖8 FSK信號(hào)

圖9 單頻脈沖信號(hào)

從實(shí)驗(yàn)結(jié)果分析可得到，雷達(dá)發(fā)射機(jī)通過示波器輸出連續(xù)波，F(xiàn)SK信號(hào)和單頻脈沖信號(hào)等波形曲線光滑，頻譜圖主譜良好，當(dāng)信號(hào)為100 MHz時(shí)沒有出現(xiàn)衰減，頻率穩(wěn)定性高，滿足指標(biāo)的需求。

4 結(jié)論

綜上所述，本文研制成功的雷達(dá)發(fā)射機(jī)之所以具有高速穩(wěn)定實(shí)時(shí)的優(yōu)良性能，是由于采用了基于FPGA／DSP控制DDS技術(shù)。與以往設(shè)計(jì)發(fā)射機(jī)方案相比較，在整機(jī)性能上有3點(diǎn)優(yōu)點(diǎn)。

1）高速性。同以往用單片機(jī)控制DDS芯片相比，DSP芯片TMS320C6416最高時(shí)鐘速度可達(dá)到1 GHz，解決了控制芯片速度不夠的缺點(diǎn)，并且DSP芯片具有強(qiáng)大的運(yùn)算處理能力，可以快速的控制DDS芯片產(chǎn)生多種實(shí)際需要的波形。

2）穩(wěn)定性。同以往用晶體振蕩器產(chǎn)生雷達(dá)信號(hào)的方案相比，通過DDS技術(shù)解決了雷達(dá)發(fā)射機(jī)輸出信號(hào)頻率不穩(wěn)定、頻譜純度不高的問題以及不能改變的缺點(diǎn)。加入了DSP工作監(jiān)控電路，保證了發(fā)射機(jī)工作的穩(wěn)定性。與未添加監(jiān)控模塊的信號(hào)發(fā)生器相比，在強(qiáng)干擾環(huán)境下輸出的信號(hào)更加穩(wěn)定，系統(tǒng)正常工作時(shí)間也更長。

3）實(shí)時(shí)性。利用C語言編寫上位機(jī)軟件與串口通信程序，實(shí)現(xiàn)了可視化的人機(jī)操作界面，可以在上位機(jī)界面上自由更改信號(hào)參數(shù)，由DSP把相應(yīng)的參數(shù)寫入DDS芯片，實(shí)現(xiàn)實(shí)時(shí)控制不同信號(hào)輸出的目的。

由于DDS技術(shù)產(chǎn)生的雜散分量比較大，且DDS芯片功耗大、散熱性能不好，這些問題都影響著雷達(dá)仿真器產(chǎn)生信號(hào)的準(zhǔn)確性，接下來需要進(jìn)一步改善DDS芯片的雜散、功耗和散熱等問題。

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Design of high-speed stability radar transm itter based on FPGA／DSP

ZHANG Chunjie，WANG Peng，TAN Zhenwei
College of Information and Communication Engineering，Harbin Engineering University，Harbin 150001，China

For using a direct digital frequency synthesis（DDS）chip can not directly produce a variety of signal waveforms，this paper proposes a radar transmitter with high-speed stability，which controls DDS based on field programmable gate array（FPGA）and digital signal processor（DSP）.Firstly the paper presents the structure and principle of the direct digital frequency synthesis.Then the hardware circuit and the software programming are de-signed，in which amonitoringmodule is specially added tomonitor and control the DSP working state，so as to en-sure that DSP may control DDS to produce stable waveform signals.Finally，the test result shows that the radar transmittermay output stable，real-time continuous ordinary waves through oscilloscope，F(xiàn)SK signal，single-fre-quency pulse signal and other waveforms.The frequency of the signal is within the range of 0～100MHz，and the frequency stability reaches 1%.

digital frequency synthesis；digital signal processor；field programmable gate array；high-speed stabili-ty；radar transmitter

TN914.2

：A

：1009-671X（2015）01-006-05

10.3969／j.issn.1009-671X.201403003

http：//www.cnki.net／kcms／detail／23.1191.U.20150112.1530.006.htm l

2014-03-06.

日期：2015-01-12.

國家自然科學(xué)基金資助項(xiàng)目（61301199）.

張春杰（1975-），女，副教授，博士；王鵬（1989-），男，碩士研究生.

張春杰，E-mail：chun_jie_zhang＠163.com.