一種用于高速數(shù)據(jù)流的并行數(shù)字下變頻方法

史秀花， 劉 凱， 王志誠

（上海無線電設備研究所，上海200090）

0 引言

在軟件無線電的數(shù)字信號處理過程中，數(shù)字下變頻將數(shù)字中頻信號下變頻為低中頻或基帶信號，降低后續(xù)信號處理的數(shù)據(jù)率和處理量。隨著ADC采樣率和采樣精度的提高，接收機模擬數(shù)字轉換速率由兆赫茲向吉赫茲方向發(fā)展。吉赫茲采樣后的數(shù)據(jù)流對信號處理平臺的運算速度和資源消耗提出了較高要求。

數(shù)字下變頻有三種實現(xiàn)途徑：專用數(shù)字下變頻芯片，DSP芯片編程和FPGA 編程實現(xiàn)［1］。由于FPGA具有軟硬件信號處理、硬件可重構、配置靈活、I／O速度快和便于實現(xiàn)并行處理等優(yōu)勢，已成為數(shù)字下變頻的常用方法。當前FPGA 器件對吉赫茲采樣后的信號直接進行數(shù)字下變頻時存在四個問題：一是無法用普通的I／O 引腳接收高速信號；二是采用查表法無法實現(xiàn)高速NCO；三是用作混頻器的高速乘法器無法實現(xiàn)；四是抽取濾波器中的高速乘法器和加法器無法實現(xiàn)［2］。

本文以降低信號速率為途徑對并行數(shù)字下變頻技術進行研究，將其應用于吉赫茲采樣下的數(shù)字下變頻。并行數(shù)字下變頻技術以多相濾波為基礎，將單路高速數(shù)據(jù)流經(jīng)串并轉換后分為多路低速數(shù)據(jù)流信號，然后同時對每路低速信號進行數(shù)字下變頻。

1 數(shù)字下變頻的概念

數(shù)字下變頻的主要功能是將數(shù)字中頻信號下變頻至基帶，提供適合后續(xù)數(shù)字信號處理的信號，基本模型如圖1所示。數(shù)字下變頻可分為混頻部分和抽取濾波部分。

圖1 數(shù)字下變頻基本模型

（1）混頻

設A／D 采樣后的信號為

式中：A 為信號的幅度；f0為信號的中心頻率；n為信號的采樣序號；fs為A／D 轉換器的采樣頻率；φ 為信號的初相。

NCO 產(chǎn)生的兩路正交本振信號分別為

式中：fL0為NCO 的本振頻率。

混頻后信號的同相分量和正交分量分別為

從式（3）可以看出，混頻后的信號中不僅包括期望的基帶信號，還包括高頻分量，將混頻后的信號經(jīng)過低通濾波可得到基帶信號。另外，為了降低數(shù)字信號處理的數(shù)據(jù)率和處理量，需對信號進行抽取處理。

（2）抽取濾波

抽取濾波的作用是降低信號的數(shù)據(jù)流速率、降低運算量和濾除信號中的高頻分量。

在對混頻后信號抽取濾波的過程中，由于信號中含有高頻分量，采用先抽取后濾波的結構會引起信號頻譜混疊，所以抽取濾波應該采取先濾波后抽取的結構。另外，為了保證信號的完整性，抽取后信號的無模糊帶寬應該大于信號等效帶寬的二分之一。

2 高速數(shù)據(jù)流的數(shù)字下變頻

從圖1可以看出，混頻器、低通濾波的速率和A／D 采樣器的輸出速率應該保持一致。數(shù)字下變頻一般在FPGA 中實現(xiàn)，對于吉赫茲的采樣數(shù)據(jù)，目前FPGA 器件中的乘法器速度無法與吉赫茲數(shù)據(jù)相匹配。因此，需要對A／D 采樣信號、本振信號和低通濾波器進行多相劃分［3］。

2.1 并行數(shù)字下變頻

對于吉赫茲的采樣信號可以采用并行數(shù)字下變頻來實現(xiàn)頻譜搬移和數(shù)據(jù)流降速處理，并行數(shù)字下變頻的模型如圖2所示。

從圖2可以看出，并行數(shù)字下變頻首先將A／D 采樣數(shù)據(jù)進行串并轉換，即將一路數(shù)據(jù)率為fs的信號轉換為N 路數(shù)據(jù)率為fs／N 的信號。經(jīng)過串并轉換已經(jīng)將信號的采樣率降低，降低了后續(xù)處理對硬件處理速度的要求。串并轉換后的每一路低速信號分別與并行NCO 進行混頻，再將混頻后的每一路信號送入多相濾波器濾除其中的鏡頻分量。多相濾波器輸出的同相分量和正交分量進行相加，可得到最終基帶信號的同相分量和正交分量。

2.2 并行NCO

同相分量的本振信號可寫為

圖2 并行數(shù)字下變頻的模型

為了保證分相后多路下變頻的正確性［4］，NCO 分相后的各路信號應該具有相同的采樣率和中心頻率，但是各路信號之間應該具有一定的相位差。因此，分相后第i路本振信號與分相前的本振信號的關系為

式中：D 為總的分相路數(shù)。

從式（5）可以看出，分相后的每路本振信號具有相同的中心頻率和采樣率，分別為fL0和fs，而且相鄰分量之間具有相同的相位差，為

正交分量本振信號分析方法與同相分量相同，這里不再重復。

2.3 濾波器的多相結構

設FIR 數(shù)字濾波器的沖擊響應為h（n），則其Z變換為

對上式進行重新組織并令n＝mD+k（m＝0，1，… ，M-1，k＝0，1，… ，D-1，N＝MD）后為［5］

式（9）即為FIR 數(shù)字濾波器的多相結構，其網(wǎng)絡結構圖如圖3所示。

圖3 濾波器的多相結構

根據(jù)抽取器的對等關系［6］，將抽取環(huán)節(jié)（D 倍抽取）引入到多相濾波結構當中，可以得到基于多相分解的低通濾波器高效實現(xiàn)結構［7］，如圖4所示。

圖4 多相濾波的高效實現(xiàn)結構

對比圖3和圖4，可以看出：多相濾波的高效實現(xiàn)結構中濾波器均位于抽取器后，即濾波是在降速后進行的，可以大大降低濾波器中乘法器和加法器的處理速度。通過合理選擇抽取因子D，可以實現(xiàn)吉赫茲采樣信號的抽取濾波處理。

蔣介石對于軍權的崇尚，造成其對于黨的建設、對黨義的研究和宣傳相對較為漠視，使國民黨的意識形態(tài)宣導日趨貧乏無力。國民黨在三民主義意識形態(tài)的理論建構方面，基本上毫無建樹。王子壯在日記里曾談及:“自北伐迄今已達十余載，而黨義著作之貧乏，不特未能表現(xiàn)于社會科學各方面，甚且解釋主義之著作亦寥寥可數(shù)。”?

3 仿真驗證

本文中仿真參數(shù)設置為：信號形式為線性調頻信號；信號中心頻率為2.5GHz；采樣頻率為2GHz；信號帶寬為100 MHz；信號時寬為2μs；串并轉換后的信號路數(shù)為5。使用Matlab軟件對該信號進行并行數(shù)字下變頻仿真，仿真結果如圖5所示。

圖5（a）是A／D 采樣后信號的時域波形及頻譜，圖5（b）是并行數(shù)字下變頻后第1路信號的時域波形及頻譜，圖5（c）是并行數(shù)字下變頻后第5路信號的時域波形及頻譜，圖5（d）是經(jīng)過并行數(shù)字下變頻后信號的時域波形及頻譜。從仿真結果可以看出，使用并行數(shù)字下變頻技術可以完成吉赫茲采樣信號的下變頻和降速處理。

圖5 并行數(shù)字下變頻仿真結果

4 FPGA 硬件實現(xiàn)

根據(jù)仿真參數(shù)可知，由于A／D 采樣率為2 GHz，進入FPGA 的數(shù)據(jù)率為2GHz，因此選擇的FPGA 芯片應該具有快速的I／O 口。另外，選擇的A／D 采樣率為2GHz，串并轉換路數(shù)為5，串并轉換后信號的數(shù)據(jù)率為400 MHz，即FPGA需處理的數(shù)據(jù)率為400 MHz，因此應選擇支持較高速度乘法器的FPGA 芯片。

選 擇 Xilinx 公 司 Virtex-6 系 列 的XC6VSX315T 芯片來實現(xiàn)2GHz采樣信號的并行數(shù)字下變頻進行實物驗證，該芯片支持的最大乘法器速度為600 MHz，滿足2GHz采樣信號5路串并轉換后400 MHz數(shù)據(jù)率對乘法器速度的要求。另外，選擇的采樣精度為12bit，該芯片有24對GTX 高速I／O 口，傳輸速率高達11Gbit／s，也滿足2 GHz數(shù)據(jù)率對I／O 口傳輸速率的要求。

圖6給出了FPGA 實現(xiàn)2GHz采樣信號并行數(shù)字下變頻的原理框圖，圖中包括一個時鐘管理模塊、一個串并轉換模塊、五個下變頻模塊和八個加法器模塊。時鐘管理模塊用于產(chǎn)生400 MHz的時鐘和復位信號；串并轉換模塊用于將1 路2GHz數(shù)據(jù)率的信號轉換為5路數(shù)據(jù)率為400MHz的信號；下變頻模塊用于完成5路信號的正交變換和濾波將信號下變頻至基帶；加法器模塊用于實現(xiàn)五路數(shù)字下變頻模塊產(chǎn)生同相分量和正交分量的綜合。

圖6 并行數(shù)字下變頻程序的原理框圖

圖8給出了2GHz采樣信號并行數(shù)字下變頻的FPGA 實現(xiàn)結果的頻譜?？梢钥闯?，F(xiàn)PGA可以完成2GHz采樣信號的并行數(shù)字下變頻。

圖8 并行數(shù)字下變頻FPGA 實現(xiàn)結果的頻譜

5 結束語

本文通過對并行數(shù)字下變頻技術研究，將其應用于吉赫茲采樣信號的數(shù)字下變頻中，并對并行數(shù)字下變頻進行MATLAB 仿真和FPGA 實現(xiàn)，仿真和實驗結果表明并行數(shù)字下變頻可用于吉赫茲采樣信號中，支撐吉赫茲采樣技術的工程實現(xiàn)。

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