一種相位量化DAC中電流源電路研究

魏　恒，鄒振杰

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

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一種相位量化DAC中電流源電路研究

魏恒，鄒振杰

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

摘要由于相位量化數(shù)模轉換器(DAC)轉換精度和轉換速度的不斷提高，因此電流源模塊需要滿足更高的性能要求。介紹了一種電流源的電路結構，分析了該結構的優(yōu)缺點，采用了一種減小工藝誤差和器件失配的版圖設計方法。基于90 nm CMOS工藝模型進行仿真，仿真結果表明，在2 GHz的工作頻率下該電流源結構仍能保持較大的輸出阻抗特性和較高的輸出精度。

關鍵詞相位量化DAC；電流源；輸出阻抗

0引言

現(xiàn)代雷達對抗中相參雷達[1]被廣泛應用，因此相參干擾技術中的數(shù)字射頻存儲器(DRFM)得到了迅速的發(fā)展[2-4]。DRFM芯片主要包括相位量化ADC、相位量化DAC和數(shù)字儲存和處理等部分。而相位量化DAC主要是將數(shù)字部分處理完成的信息恢復為模擬信號，再由模擬單元發(fā)送出去。它的特性決定了DRFM對原始信號的復現(xiàn)能力。

隨著相參干擾技術的快速發(fā)展[5,6]，相位量化DAC的工作速度和精度不斷提升，對內(nèi)部電路尤其是電流源的要求也越來越高。針對這些問題，采用了共源共柵結構的電流源結構，來提高電流源的輸出阻抗，消除在高頻情況下負載對電流源的影響，并在版圖[7]設計中減輕工藝誤差和器件失配等問題引入的誤差和毛刺。并基于90 nm CMOS工藝模型完成了對電路的仿真設計，表明該電流源結構在2 GHz的工作頻率下，仍能保持較大的輸出阻抗特性和較高的輸出精度。

1相位量化DAC系統(tǒng)架構

相位量化DAC系統(tǒng)結構主要包括并串轉化器模塊(MUX)、數(shù)字譯碼電路、電流源模塊及其開關電路等4部分，它的量化精度為4 bit，其工作過程如圖1所示。

圖1　4 bit相位量化DAC結構

DRFM數(shù)字部分傳輸過來的32位數(shù)據(jù)由MUX模塊轉化為4位串行的數(shù)字信號，譯碼電路將這4位數(shù)字信號轉換為可以控制電流源開關的控制信號，電流源在開關的調(diào)控下完成對信號的恢復輸出。

2電流源電路工作原理

相位量化DAC的階梯是按照正弦波的形狀變化的，如果輸入是溫度相位碼，一個4位相位量化DAC的輸出表達式為：

(1)

式中，bn為1或0，由輸入數(shù)據(jù)決定；an是每一位的權重，它的值為0.076、0.214、0.324、0.383、0.383、0.324、0.214、0.076。為了實現(xiàn)高速，采用電流源型DAC方案，其結構如圖2所示。

圖2　電流源型DAC方案

8個電流源的權重比為76∶214∶324∶383∶383∶324∶214∶76，從ADC輸出的8位數(shù)據(jù)分別控制開關sw0、sw1~sw7，輸出端口OUTP和OUTN加上50 Ω負載后產(chǎn)生輸出波形。

DAC的設計中面臨的主要問題包括：高頻時電流源輸出阻抗的下降，不同權值的電流源匹配，MOS管的熱噪聲，時鐘饋通效應和控制信號的毛刺等問題。而對于4 bit的相位量化DAC來說，假設滿量程輸出為1 000 mV，則最小的量化輸出為76 mV，因此電路的熱噪聲并不是惡化性能的主要因素。而控制信號的毛刺問題可以通過嚴格的版圖布局和驅動電路的調(diào)整來消除。如何解決高頻時電流源輸出阻抗的下降和不同權值的電流源匹配是本芯片設計的難點和重點。

3電流源電路和版圖設計

3.1　電流源電路設計

假設電流源的個數(shù)為N，DAC輸出的正弦波為sinωt，則在時刻t開啟的開關個數(shù)為[8,9]：

(2)

對于DAC的輸出端口，在t時刻輸出阻抗就為負載電阻和n(t)個單位電流源輸出阻抗的并聯(lián)，關系式為：

(3)

此時，DAC的輸出電壓為：

(4)

式中，I是每個電流源上產(chǎn)生的輸出電流；gL和gimp分別為負載跨導和單位電流源的輸出跨導，對Vout(t)進行泰勒級數(shù)展開：

(5)

式(5)中各個參量的表達如下：

(6)

(7)

(8)

(9)

(10)

從Vout(t)的泰勒級數(shù)展開式中可以得出二次諧波值為：

(11)

一般來講二次諧波決定了DAC輸出波形的無雜散動態(tài)范圍。

因此對于給定精度的DAC，單位電流源輸出阻抗為：

(12)

對于10 bit DAC來說，要求的SFDR值為60 dBc,如果負載電阻為50 Ω，N=1 024，則電流源的輸出阻抗要達到10 MΩ，這在低頻下容易滿足，在高頻下由于寄生電容的存在，輸出阻抗嚴重下降。

寄生電容主要包括MOS管自身的寄生電容和版圖設計中引入的走線和線間電容。而版圖引入的電容在設計中很難完全消除，尤其是在高頻工作條件下。因此在電路設計階段就必須采用可行的辦法來提高電流源的輸出阻抗。在該文的設計中電流源的結構采用的是共源共柵結構，如圖3所示，該結構將電流源的輸出阻抗增加了共柵管的本征增益，同時，抑制了高頻工作時輸出阻抗的下降。

圖4中各個參量表達為：

(12)

(13)

(14)

(15)

這種結構由于其較大的輸出阻抗在現(xiàn)在的電流源DAC中常被采用，從圖4中可以得出C0和C1共同決定了輸出阻抗的帶寬，在電流源的設計中要盡可能地減小C0和C1。因此在采用共源共柵結構可以極大程度地增加電流源輸出阻抗，提高電流源輸出特性。

圖3　共源共柵電流源結構

圖4　輸出阻抗與頻率關系

3.2　電流源版圖設計

在電路設計中，電流源電路是按照固定的權重設計的，但是由于工藝偏差和器件失配，會使電流源之間的權重關系發(fā)生變化，導致電流源的輸出偏離設計值，在版圖的設計中，要采用一定的辦法來克服這些影響，在本文的電流源版圖設計上，采用Q2Random Walk[10]的方法，如圖5所示，基本原理是假設電流源電路一共有16×16個器件，首先，將電流源的整體版圖布局分為16個子部分，如圖中的A、B、C等，這16個子模塊是隨機的排布在版圖的16個區(qū)域，然后，將一個子模塊內(nèi)部再劃分為16個區(qū)域，如圖中的1、2、3等，再把16個器件隨機分布在這16個區(qū)域，采用這樣的方法，可以將工藝偏差和器件失配的問題隨機化，而不是集中于某1個或幾個電流源上。

圖5　Q2Random Walk版圖設計方法

除此之外，在電流源開關電路的版圖設計上，要采取屏蔽措施，減小周圍電路上的信號對開關電路的影響，同時控制信號到開關柵極的走線要盡量保證等長，使開關的開啟和關閉能夠保持同步。

4仿真結果分析

使用Cadence Spectre 仿真器對相位量化DAC的電流源電路進行仿真，在90 nm CMOS工藝模型下，Corner設置為：mos=tt，temperture=27 ℃，Vdd=1.2 V。電流源的輸出阻抗結果如圖6所示。

在低頻區(qū)域，電流源的輸出阻抗可以達到3 GΩ以上，隨著工作頻率的增大，受到節(jié)點電容的影響，電流源的輸出阻抗開始快速下降，當輸入信號頻率為2 GHz時，電流源的輸出阻抗仍大于56 kΩ。

為了較好地觀察電流源每個支路的權重是否正確，給電流源輸入一組變化速率為80 MHz的溫度碼，電流源輸出為5 MHz的正弦波，這樣可以方便地觀察出每個溫度碼對應的模擬輸出，如圖7所示。

圖6　輸出阻抗與頻率關系

圖7　電流源輸出波形仿真

通過Cadence仿真軟件可以計算出每一級電流源輸出電壓差值的比值是：21.6∶63.3∶89.7∶109∶109∶89.7∶63.3∶21.6，與理論上計算出的比值基本一致。

將電流源輸出信號做快速傅里葉分析后得到該共源共柵結構的電流源輸出頻譜特性如圖8所示。從仿真結果可以看出，SFRD達到了-56 dBc，遠遠滿足4 bit量化精度的要求。

圖8　相位量化DAC整體電路的輸出頻譜

5結束語

采用共源共柵結構的電流源模塊，通過提高電流源的輸出阻抗來消除在高頻情況下負載對電流源的影響，電路結構簡單。同時在電流源版圖設計上，采用Q2Random Walk方法，減輕工藝誤差和器件失配等問題引入的誤差和毛刺，最終使電流源電路在2 GHz時鐘速率下保持較大的輸出阻抗和較高的輸出精度，完成對模擬信號的恢復。對同類產(chǎn)品的設計具有一定的借鑒作用，滿足了高速、高精度相位量化DAC的應用需求，具有廣闊的應用前景。

參考文獻

[1]張正平.雷達發(fā)射機頻率穩(wěn)定度的研究[J].無線電工程,2010,40(3):1-2.

[2]丁鷺飛，耿富錄.雷達原理[M].西安：西安電子科技大學出版社，2002:16-35.

[3]陳旸.搜索雷達抗干擾技術分析[J].無線電工程,37(7):44-46.

[4]鄒振杰,陳明輝,曲明.一種4bit相位量化ADC電路分析[J].無線電通信技術,2011,37(6):40-42.

[5]胡偉東,呂昕,高本慶.超寬帶雷達技術的新進展[J].無線電工程,2005,35(1):35-37.

[6]楊堅.PD和脈壓雷達相參干擾技術研究[J].電子對抗技術,1999,14(2):15-18.

[7]李斌,趙一詩,曹純,等.超深亞微米工藝下預防串擾方法[J].無線電通信技術,2011,37(2):42-44.

[8]MIKAEL G,WIKNER J J,NIANXIONG N T.Cmos Data Converters for Communications[M].Kluwer Academic Publishers，2002.

[9]BEHZAD R.Design of Analog Cmos Integrated Circuits[M].The McGraw-Hill Companies,INC， 2001:384-385.

[10]GEERT A M,VAN D P,JAN V.etc.A 14 bit Intrinsic Accuracy Q2Random Walk CMOS DAC[J].IEEE Journal of Solid-state Circuits，1999，34(12):1 708-1 718.

魏恒男，(1984—)，博士，工程師。主要研究方向：射頻通信。

鄒振杰男，(1986—)，碩士，工程師。主要研究方向：模擬電路設計。

Study on Circuit of Current Source in Phase Digitizing DAC

WEI Heng,ZOU Zhen-jie

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

AbstractOwing to the continual enhancement of conversion accuracy and speed of phase digitizing DAC,higher performance current source is demanded.A circuit structure of current source is introduced,the merits and shortcomings are analyzed,and a method for layout design of reducing the process variation and device mismatch is adopted.The simulation is performed based on 90 nm CMOS process,and the results show that this structure has high output impedance and accuracy at 2 GHz clock rate.

Key wordsphase digitizing DAC;current source;output impedance

作者簡介

收稿日期：2015-03-08

中圖分類號TN432

文獻標識碼A

文章編號1003-3106(2015)06-0028-04

doi:10.3969/j.issn.1003-3106.2015.06.08

引用格式：魏恒，鄒振杰.一種相位量化DAC中電流源電路研究[J].無線電工程，2015，45(6)：28-31.