運載火箭時序仿真測試系統(tǒng)設計

馬雪松，姚靜波，解維奇，裴珊珊(．裝備學院研究生院，北京046;2．裝備學院航天裝備系，北京046;．東北財經(jīng)大學工商管理學院，遼寧大連602)

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運載火箭時序仿真測試系統(tǒng)設計

馬雪松1，姚靜波2*，解維奇1，裴珊珊3
(1．裝備學院研究生院，北京101416;2．裝備學院航天裝備系，北京101416;3．東北財經(jīng)大學工商管理學院，遼寧大連116023)

摘要:檢測運載火箭地面測試設備的方法種類繁多，方法復雜，測試周期較長。設計一種運載火箭時序仿真測試系統(tǒng)，采用FPGA芯片的SOPC(可編程片上系統(tǒng))技術，基于全雙工USB 3．0控制芯片(CYUSB3014)完成上位機通信，單板模擬運載火箭飛行過程中64路時序系統(tǒng)發(fā)出的時序信號和時串信號，對不同測試需求的地面測試設備進行功能檢測和故障診斷。具有方法簡單，通用性好、精度等級高、通道數(shù)多的優(yōu)點，能有效提高地面測試設備在測試任務中的測試效率。

關鍵詞:運載火箭;測試; USB 3．0; CYUSB3014; SOPC

地面測試設備進行檢測時，傳統(tǒng)的方法存在以下幾點不足:

(1)測試方法復雜傳統(tǒng)箭機等效器只能輸出關鍵時序信號，時串信號需要各功能模塊配合箭機時序信號發(fā)出，且時間修改難度大，對測試系統(tǒng)檢測不具有通用性。各型號地面設備配套的測試儀器種類繁多，通用性差［3］。

(2)測試性能低采用分立的儀器或設備對各通道進行測試，存在維護性差，人為誤差大等特點［4］。

(3)測試周期長通過設計獨立等效器［5］或其他檢定裝置進行測試，往往測試通道數(shù)少，對于具有百路以上多通道地面設備的測試，工作量大，測試周期長。

(4)研發(fā)成本高不同型號運載火箭存在不同地面測試設備，單獨設計配套測試儀器通用性較差，僅能滿足對應地面測試設備的測試需求，導致當前地面測試設備存在大量不同種類的檢測設備和儀器。

本文設計時序仿真測試系統(tǒng)對地面測試設備進行檢測，具有測試方法簡單，通用性好，精度等級高，通道數(shù)多的優(yōu)點。

一直到四月一日，孫山才來電話，說：“小說家這樣寫，S決定先離開果城，得擺脫一切可能的盯梢者，吃過大虧了，不能重蹈覆轍。他找了一個清靜之所，閉關修煉——在云南香格里拉的建唐鎮(zhèn)隱居，那時還不叫香格里拉，叫中甸。他購買了十幾本如何成為一位私家偵探的書籍，潛心研讀，甚至旁涉了法學、心理學、刑偵學等相關學科，對擒拿格斗及槍械也略有興趣，還去散打俱樂部訓練了三個月。一年多之后，他自信遠非吳下阿蒙，萌生了開一家私家偵探社的想法。那個年月，以抓小三、討欠薪、刺探商業(yè)機密等為主要業(yè)務的私家偵探社游走于灰色地帶，在大城市像雨后春筍冒出來——”

1　設計框架和結構

時序仿真測試系統(tǒng)模擬運載火箭時序系統(tǒng)，發(fā)出64路時序信號和時串信號，同時可模擬噪聲時序信號，對地面測試設備進行檢測。上位機可根據(jù)不同型號火箭靈活配置時序信息，通過USB 3．0接口傳送至下位機FPGA，經(jīng)驅動放大模塊輸出，增加系統(tǒng)通用性。USB 3．0具有SS(Super-speed)傳輸模式，增加時序信號分辨率，提高了時間精度。FPGA采用SOPC(可編程片上系統(tǒng))技術進行邏輯設計。FPGA根據(jù)所接收的指令和數(shù)據(jù)信號，發(fā)出被測系統(tǒng)所需時序信號，同時可模擬發(fā)出噪聲時序信號，由DAC和驅動放大模塊將信號功率放大后輸出到負載電路。驅動放大模塊主要采用ULN2803集成IC作為驅動。外部單獨設計電源模塊，用于控制輸出的時序信號電壓幅值，滿足不同電壓等級時序信號的輸出，即可得到被測系統(tǒng)所需的時序信號和噪聲時序信號。設計總體框架如圖1所示。

圖1　時序仿真測試系統(tǒng)框架圖

1．1 USB 3．0控制器設計

1．1．1 USB 3．0芯片簡介

USB 3．0控制器采用Cypress公司的EZ-USB FX3 (CYUSB3014)控制芯片，可工作于SS模式，實現(xiàn)5 Gbit/s的理論傳輸速度。芯片內(nèi)嵌32 bit的ARM9處理器，最高工作頻率可達200 MHz。芯片內(nèi)嵌512 kbyte/256 kbyte SRAM用于存儲代碼、配置參數(shù)以及DMA通道數(shù)據(jù)緩存，USB接口含有32個EPS(16個輸入端點和16個輸出端點)，同時可配置I2C、UART、SPI、I2S接口外設［6］。USB 3．0接口設計具有靈活性、可擴展性等特點，其目的均是實現(xiàn)高速、可靠的數(shù)據(jù)傳輸，增加時序信號分辨率，提高時間精度。

1．1．2芯片外圍設計

系統(tǒng)所用USB接口采用Micro type B接口，該接口支持OTG(On-The-Go)功能，支持HNP(主機通令協(xié)議)和SRP(對話請求協(xié)議)以及ID引腳的檢測，設備可配置工作于A設備(主機)或B設備(從機)。

通過配置PMODE［2: 0］引腳為F11，配置EZFX3固件啟動方式為USB boot模式［7］。外部接口關閉I2C、SPI、I2S接口，配置JTAG接口和UART接口。JTAG接口用于對EZ－FX3進行測試和固件程序調試; UART接口輸出調試信息，如波特率設置、停止位奇偶校驗設置等信息。EZ－FX3時鐘源通過配置FSLC［2: 0］為000，采用19．2MHz的無源晶振提供時鐘信號。數(shù)據(jù)傳輸模式通過固件配置設置為SS傳輸。

GPIFⅡ為高性能可編程接口，其設計工程采用Cypress公司提供的GPIFⅡDesigner軟件完成設計，最后實現(xiàn)GPIFⅡ接口和FPGA的數(shù)據(jù)。指令、地址等信號的通信。EZ－FX3硬件結構設計框圖如圖2所示。

圖2　EZ－FX3結構框圖

GPIFⅡ通道為高性能的通用可編程接口，可實現(xiàn)256種編程狀態(tài)，接口頻率可達100 MHz［6］，采用GPIFⅡDesigner軟件實現(xiàn)接口狀態(tài)機的快速開發(fā)，通過GPIFⅡ接口實現(xiàn)數(shù)據(jù)交互。

為更好模擬運載火箭飛行時序信號，設計運載火箭飛行過程中的故障噪聲信號用于對地面測試設備故障診斷能力進行檢測。為了保證PC對FPGA噪聲模塊的配置不影響PC機時序信號信息的傳輸，GPIFⅡ接口設計兩組數(shù)據(jù)傳輸通道進行數(shù)據(jù)傳輸，用于提高數(shù)據(jù)傳輸效率和數(shù)據(jù)可靠性。第1組通道設計為Slavefifo傳輸模式，該模式用于時序信息的傳輸，數(shù)據(jù)傳輸位寬設計為32 bit，CLK為時鐘信號，SLOE、SLCS、SLWR、SLRD、PKTEND為EZ-FX的控制信號。2 bit地址總線是線程地址，該總線可根據(jù)所用線程數(shù)目也可配置為5 bit。標志位FLAGA配置為DMA通道線程0溢出標志位，F(xiàn)LAGB配置為線程1溢出標出位。第2組信號為D［1: 0］、CMD、DATA信號。D［1: 0］通道為實現(xiàn)數(shù)據(jù)/指令復用通道，CMD、DATA為控制信號，控制D［1: 0］復用通道的輸出信號。采用GPIFⅡDesigner軟件設計GPIFⅡ硬件接口設計圖如圖3所示。

圖3　GPIFⅡ硬件接口設計圖

Slavefifo模式數(shù)據(jù)傳輸選用同步數(shù)據(jù)傳輸，同步時鐘信號通過PCLK管腳由FPGA內(nèi)部鎖相環(huán)輸出80 MHz時鐘信號。結合Slavefifo模式同步數(shù)據(jù)讀寫時序邏輯圖，采用GPIFⅡDesigner軟件平臺設計狀態(tài)轉換圖，結合狀態(tài)轉換圖設計對應的時序邏輯圖，GPIFⅡDesigner編譯通過后生成的、C文件，該文件為固件程序開發(fā)中不可缺少的文件［8］。GPIFⅡ接口寫狀態(tài)的狀態(tài)時序邏輯圖如圖4所示，將SLOE、SLRD、SLCS置于有效位時開始數(shù)據(jù)讀取狀態(tài)，Databus總線的數(shù)據(jù)信號滯后于地址總線3個周期，滯后與SLRD信號兩個周期。FLAGA、FLAGB配置為線程0線程1的標志位，可根據(jù)需求配置為“full”、“not full”、“empty”、“not empty”等工作狀態(tài)。此處配置為“empty”、“not empty”。當線程為空，F(xiàn)LGAA或FLAGB輸出標志位為0，此時EZ－FX3不能向外讀出數(shù)據(jù)，當線程存在數(shù)據(jù)，F(xiàn)LAGA或FLAGB輸出標志位為1，此時外部處理器可讀出EZ－FX3內(nèi)部數(shù)據(jù)。

圖4　GPIFⅡ寫狀態(tài)時序邏輯圖

2．2 FPGA核心模塊設計

2．2．1 FPGA設計框圖

FPGA選用Altera公司的CycloneⅢ系列，型號為EP3C16F484N的芯片，基于SOPC(可編程片上系統(tǒng))技術設計，采用NIOS處理器，通過Avalon總線完成各外設及內(nèi)部模塊之間的數(shù)據(jù)交互。Quartus 9．0軟件平臺完成IP硬核調用和自定義內(nèi)部邏輯設計，實現(xiàn)64路時序信號輸出，同時可模擬含有噪聲的時序信號，對設備進行故障診斷測試。SDRAM存儲器選用K4S641632芯片，EPCS存儲器用EPCS64I18N，EPCS芯片可存儲FPGA配置數(shù)據(jù)和NIOS處理器軟件程序，同時將程序引導到SDRAM中運行。DAC芯片采用DAC5571，該芯片有高速I2C輸入的8 bit DAC，采用I2C接口進行數(shù)據(jù)傳輸，DAC內(nèi)部完成串并轉換和數(shù)模轉換，可將噪聲數(shù)字編碼轉換為模擬量輸出。FPGA核心模塊設計圖如圖5所示。

圖5　FPGA核心模塊設計

2．2．2 FPGA組件邏輯設計

采用SOPC技術進行設計，其中一個主要優(yōu)勢就是Altera公司SOPC Bulider提供了豐富的IP核，通過IP核的調用使得系統(tǒng)的設計變得簡單。時序仿真測試系統(tǒng)中SDRAM、EPCS、GPIO(通用接口)均可調用IP核完成組件設計，實現(xiàn)同NIOS處理器的通信。DAC數(shù)模轉換芯片和EZ－FX3結合其接口通信協(xié)議設計邏輯組件，并將組件封裝，通過Avalon總線實現(xiàn)和處理器及其他邏輯組件的通信。

(1) I2C接口IP核設計

DAC5571芯片采用I2C接口進行數(shù)模通信，該接口可減少硬件資源消耗，節(jié)約FPGA的IO管腳等優(yōu)點。I2C接口硬件設計邏輯組件狀態(tài)轉換圖如圖6所示。邏輯模塊存在6個狀態(tài)，空閑狀態(tài)下通過Avalon總線片選信號選通后，由I2C_ high信號控制狀態(tài)機開始工作，同時該信號也可以控制狀態(tài)機的停止，使狀態(tài)進入Stop狀態(tài)。DAC芯片一次數(shù)模轉換需要I2C接口3 byte的數(shù)據(jù)寫入，狀態(tài)機采用3個狀態(tài)來實現(xiàn)，3個狀態(tài)間通過I2C_low觸發(fā)過渡。地址/控制狀態(tài)通過計數(shù)器1完成第1個字字節(jié)的寫入，該字節(jié)包含地址位和讀寫控制位; MSB數(shù)據(jù)狀態(tài)通過計數(shù)器2完成第2個字節(jié)的寫入，該字節(jié)包含控制位和數(shù)模裝換數(shù)據(jù)的高四位; LSB數(shù)據(jù)狀態(tài)通過計數(shù)器2完成第3個字節(jié)的寫入，該字節(jié)高四位為數(shù)模轉換數(shù)據(jù)低四位。3個字節(jié)寫完后由I2C_low和I2C_high決定是否繼續(xù)寫入數(shù)據(jù)。

圖6　FPGA核心模塊設計

(2) GPIFⅡ接口IP核設計

EZ－FX3外設的FPGA接口組件包含兩部分，用于完成兩個通道數(shù)據(jù)的傳輸，通道①為大量時序信號數(shù)據(jù)的傳輸，通道②為控制信號和噪聲編碼信號的傳輸。GPIFⅡ接口通道一采用Slavefifo工作模式配置，F(xiàn)PGA內(nèi)部設計對應Slavefifo硬件邏輯組件用于控制EZ－FX3和FPGA時序信號的數(shù)據(jù)傳輸。Slavefifo工作模式包括同步和異步的讀寫模式，每種模式下各管腳的時序邏輯均不同。要提高數(shù)據(jù)傳輸速率，增加時序信息的分辨率，采用同步時序接口數(shù)據(jù)傳輸。硬件組件邏輯設計嚴格按照EZFX3接口時序圖和時序參數(shù)進行設計［9］。硬件邏輯組件通過Verilog實現(xiàn)，利用Modelsim 6．3軟件平臺進行時序仿真，仿真時序圖如圖7所示。Reset重置后，邏輯組件處于空閑狀態(tài)，通過Avalon總線片選信號啟動和讀信號啟動Slavefifo硬件邏輯組件，模塊內(nèi)設計32 bit的FIFO緩存EZ－FX3的數(shù)據(jù)，通過狀態(tài)機設計完成數(shù)據(jù)寫入FIFO以及讀出。PCLK為寫入時鐘，時鐘周期頻率為80 MHz，即GPIFⅡ接口Slavefifo模式在80 MHz下數(shù)據(jù)傳輸速率可達2．56 Gbit/s，CLK1為Avalon總線數(shù)據(jù)讀取時鐘，該時鐘可以控制數(shù)據(jù)讀取分辨率，在CLK1時鐘下，即可實現(xiàn)32 bit時序信號數(shù)據(jù)的讀取，數(shù)據(jù)通過Avalon總線經(jīng)GPIO接口輸出。同步時序讀數(shù)據(jù)工作模式下，32 bit接口數(shù)據(jù)信號比FIFOADDR［1: 0］地址信號延遲3個周期，比SLRD信號延遲兩個周期，故輸出信號dataout比datain信號延遲兩個周期。通過FLAGA和FLAGB為線程溢出標志位，1為“not empty”，0為“empty”，當FLAGA讀取空后，地址線0數(shù)據(jù)讀完，切換到線程1，開始讀取線程1數(shù)據(jù)。

通道二組件模塊噪聲控制器的主要作用是完成EZ－FX3和FPGA第2通道數(shù)據(jù)的傳輸，該通道的搭建目的是不影響通道一的數(shù)據(jù)傳輸速率，該通道具有數(shù)據(jù)量小、邏輯設計簡單的特點，輸入控制信號CMD、DATA控制輸入為控制信號還是噪聲數(shù)據(jù)信號，內(nèi)部設計FIFO，通過Avalon總線完成同處理器和I2C接口模塊的數(shù)據(jù)通信。

圖7　Slavefifo接口控制器時序仿真圖

2　軟件設計

時序仿真測試系統(tǒng)的軟件設計主要包括應用程序、驅動程序、固件程序設計［10］，其軟件設計模型如圖8所示。

圖8　軟件模型

應用程序采用Visual studio設計，通過Cyusb．dll庫文件與操作系統(tǒng)通信，設備驅動用于應用程序和總線驅動之間的數(shù)據(jù)交互，總線驅動則是包含在計算機操作系統(tǒng)內(nèi)的驅動，負責管理計算機和底層硬件設備的通信。硬件固件程序包含兩部分，EZ－FX3固件程序用于配置FX3芯片，F(xiàn)X3內(nèi)部的ARM芯片是基于Thread實時操作系統(tǒng)［5］，對FX3固件程序的開發(fā)采用Cypress的SKD開發(fā)包，開發(fā)環(huán)境用Ecliplse。FPGA固件程序有兩部分，配置FPGA內(nèi)部SOPC系統(tǒng)的硬件平臺配置文件和系統(tǒng)嵌入式應用軟件，前者采用Quartus軟件開發(fā)，后者采用Nios IDE軟件進行開發(fā)，之后將兩部分文件配置到EPCS芯片進行固化。系統(tǒng)上電后進行初始化，根據(jù)VID和PID搜索系統(tǒng)中的INI文件，通過INI文件實現(xiàn)設備驅動程序的安裝。設備添加失敗則提示相應錯誤信息，添加成功則通過應用程序對時序信息和噪聲信息進行參數(shù)配置，完成配置后即可通過應用程序開始對時序信號進行輸出。系統(tǒng)工作流程圖如圖9所示。

3　結果

通過通用計數(shù)器E312A對時序仿真測試系統(tǒng)時序信號的時間精度等級進行結果檢定，E312A時間間隔測量范圍為0．25 μs至10 s，晶振精度達±5×10－8，精度等級較高。假定時序仿真測試系統(tǒng)通道1時序信號第1次高電平觸發(fā)時間節(jié)點為火箭點火信號時間節(jié)點，對各個通道時序的時間間隔進行檢定，檢定結果精度等級可達到0．1 μs，由此可得時序仿真測試系統(tǒng)具有較高的時間精度。

4　結束語

運載火箭時序仿真測試系統(tǒng)設計，可實現(xiàn)單板輸出64路時序脈沖信號和含有噪聲的脈沖信號對被測系統(tǒng)進行功能檢測和故障診斷測試，輸出時序信息分辨率高，提高了時序信息精度，通過配置外接電源模塊控制信號輸出幅值，可實現(xiàn)不同電壓等級時序信號的輸出，滿足不同火箭型號對應不同地面測試設備的測試需求。利用該測試系統(tǒng)，實現(xiàn)“即插即測”，具有測試速度快、測試方法簡單、通用性好、時序精度高等特點，對后續(xù)運載火箭測試任務的順利進行具有重要意義。

圖9　系統(tǒng)工作流程圖

參考文獻:

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［10］Cypress Semiconductor．FX3 Programmers Manual，Revision G ［C］/ /2013: 51－78．

馬雪松(1989－)，男，四川冕寧人，碩士研究生，主要從事飛行器測試方向的研究，1071150758@ qq．com;

姚靜波(1969－)，男，甘肅甘谷人，副教授，主要從事測試技術方向的研究。

Design of Data Acquisition System Based on C/S Structure for High-Speed Railways Earthquake Early Warning*

TAN Chao*，SU Chao，ZHANG Haibin
(College of Electrical Engineering and New Energy，China Three Gorges University，Yichang Hubei 443002，China)

Abstract:24-bit data acquisition system is designed based on C/S structure for High-speed Railways earthquake early warning，the hardware of system contains control board and detachable data acquisition board．Control board is composed of STM32F407 microcontroller，SD memory card and Ethernet interface，the main function of control board contains data sampling control，storage and transmission; data acquisition board is composed of FPGA control board and 6-ch 24-bit sampling card，which functions include data sampling，packing and transmission．The C/S structure software is achieved by transplanting LwIP in server，implementing network function by LabVIEW in client，which function include remote parameter setting and data waveform display．The test result shows that: the acquisition system channel consistency is good，and the SNR is better than 140dB on the condition of 200 sample/s sampling rate．

Key words:high-speed Railways earthquake early warning; C/S structure; data acquisition system; synchronization sampling; FPGA

doi:EEACC: 7210G10．3969/j．issn．1005－9490．2015．02．042

收稿日期:2014－04－27修改日期: 2014－05－27

中圖分類號:TN79．1; TP206．1

文獻標識碼:A

文章編號:1005－9490(2015) 02－0436－06