中頻數(shù)字高斯白噪聲的研究與實(shí)現(xiàn)

唐葉婷，陳國通，黃 丹，張曉琳

（河北科技大學(xué)信息科學(xué)與工程學(xué)院，石家莊 050000）

中頻數(shù)字高斯白噪聲的研究與實(shí)現(xiàn)

唐葉婷，陳國通，黃 丹，張曉琳

（河北科技大學(xué)信息科學(xué)與工程學(xué)院，石家莊 050000）

本文闡述了如何利用多采樣的方法快速產(chǎn)生高精度中頻數(shù)字高斯白噪聲信號(hào)，采用映射函數(shù)的方法實(shí)現(xiàn)均勻分布隨機(jī)序列到高斯分布隨機(jī)序列的轉(zhuǎn)換，并采用折線逼近法降低了運(yùn)算量以及占用FPGA芯片的容量，通過多采樣率的方法提高采樣速率，以節(jié)約占用FPGA芯片資源，降低成本。

多采樣率；折線逼近法；FPGA；高斯白噪聲

1 引言

為了測試通信設(shè)備的性能并減少測試費(fèi)用，信道模擬器是十分必要的，高斯白噪聲是信道模擬器的一個(gè)重要組成部分，在信號(hào)處理和分析中有著重要作用，需要利用高斯白噪聲信號(hào)源測試和檢驗(yàn)導(dǎo)航系統(tǒng)的抗干擾性，導(dǎo)航干擾信號(hào)源作為導(dǎo)航對(duì)抗信號(hào)的生成設(shè)備，實(shí)現(xiàn)占用資源少、精度高的高斯噪聲源對(duì)提高對(duì)抗信號(hào)的性能有著重大意義。

利用均勻分布和高斯分布之間的映射關(guān)系以及折線逼近法，可以有效地解決芯片資源與精度的矛盾。通過多采樣可以在達(dá)到相同效果的前提下大大減少濾波器的抽頭系數(shù)，大幅度降低占用芯片資源。

2 均勻分布隨機(jī)序列的產(chǎn)生

2.1 均勻分布隨機(jī)數(shù)的產(chǎn)生

產(chǎn)生均勻分布隨機(jī)序列的方法有很多種，本設(shè)計(jì)采用m序列，m序列是由線性反饋移位寄存器產(chǎn)生的周期最長的一種序列，如果選用的反饋移位寄存器級(jí)數(shù)位n，那么生成m序列的周期為2n-1，狀態(tài)的取值范圍為1～2n-1，在給定初始狀態(tài)為任意非零值時(shí)，m序列的周期不變，移位寄存器的狀態(tài)值是服從均勻分布的隨機(jī)數(shù)，n越大，產(chǎn)生的均勻隨機(jī)序列周期就越長，相關(guān)性就會(huì)越小。綜合考慮，本設(shè)計(jì)采用的是32級(jí)線性反饋移位寄存器，本原多項(xiàng)式為 x32+x28+x27+x+1。

2.2 降低m序列自相關(guān)性

由于高斯白噪聲信號(hào)是一個(gè)隨機(jī)過程，在任意不同的時(shí)刻采樣信號(hào)的統(tǒng)計(jì)獨(dú)立的。但是，我們從m序列的產(chǎn)生過程可以看出，相鄰的幾個(gè)狀態(tài)值之間并不是相互獨(dú)立的，顯然這會(huì)對(duì)高斯白噪聲采樣信號(hào)之間的統(tǒng)計(jì)獨(dú)立性產(chǎn)生影響，為了減小m序列之間的相關(guān)性，需要隔幾個(gè)時(shí)鐘周期輸出一個(gè)狀態(tài)值，本設(shè)計(jì)隔4個(gè)時(shí)鐘周期輸出一次狀態(tài)值。

3 高斯分布隨機(jī)序列的產(chǎn)生

高斯分布隨機(jī)序列通過均勻分布和高斯分布的映射關(guān)系產(chǎn)生，考慮到在MATLAB環(huán)境下仿真，隨機(jī)數(shù)位數(shù)過多將導(dǎo)致運(yùn)算量超出內(nèi)存的限制，因此，本方案截取線性移位寄存器產(chǎn)生的32位隨機(jī)數(shù)的低18位作為均勻分布隨機(jī)數(shù)的輸出。根據(jù)均勻分布與高斯分布的映射函數(shù)

式中，x為服從均勻分布的隨機(jī)數(shù)；y為服從高斯分布的隨機(jī)數(shù)，考慮到高斯分布的實(shí)際情況，y僅在[-4,4]之間取值便可以代表絕大部分?jǐn)?shù)值的分布情況，故y在[-4,4]之間取值即可，對(duì)y每隔0.01等間隔采樣，共801個(gè)值。

圖1 均勻分布向高斯分布映射曲線圖

通過Matlab得到映射關(guān)系曲線圖，如圖1所示，可以看到，映射曲線在一定的區(qū)間內(nèi)有線性關(guān)系，并且x絕對(duì)值越小，線性關(guān)系越明顯，在考慮到精度的前提下，對(duì)x進(jìn)行非均勻量化，用不同斜率的直線對(duì)關(guān)系曲線進(jìn)行逼近，經(jīng)過實(shí)驗(yàn)，認(rèn)為23段折線已可以很好地?cái)M合關(guān)系曲線，故本設(shè)計(jì)采用23段折線逼近法，映射曲線與23段折線擬合如圖2所示。

圖2 折線擬合圖

將得到的23組橫縱坐標(biāo)、斜率存入到FPGA的ROM中以備調(diào)用。由于涉及到小數(shù)，本設(shè)計(jì)以浮點(diǎn)數(shù)的形式將橫縱坐標(biāo)值、斜率值存入到.mif文件中。

4 多采樣調(diào)制

此時(shí)我們得到的高斯白噪聲序列是基帶中的，在實(shí)際應(yīng)用中，我們需要產(chǎn)生中頻上的高斯白噪聲序列進(jìn)而通過上變頻調(diào)制到所需頻段，所以對(duì)基帶的高斯白噪聲進(jìn)行調(diào)制也是至關(guān)重要的。

本設(shè)計(jì)通過多采樣對(duì)基帶信號(hào)進(jìn)行調(diào)制，擬產(chǎn)生中心頻率為40.92MHz，采樣頻率為163.68MHz的中頻高斯白噪聲信號(hào)。生成m序列的時(shí)鐘頻率為163.68MHz，為減小m序列的自相關(guān)性，輸出狀態(tài)值的時(shí)鐘頻率為40.92MHz，首先經(jīng)過采樣頻率為40.92MHz的窗函數(shù)，截出所需的頻段范圍，再經(jīng)過采樣頻率為81.84Hz的半帶濾波器，最后通過采樣頻率為163.68MHz的CIC濾波器，這樣可以將基帶信號(hào)的采樣頻率提高至163.68MHz，與NCO核產(chǎn)生的采樣頻率為163.68MHz、中心頻率為40.92MHz的載波進(jìn)行調(diào)制，最終輸出所需的中頻信號(hào)。

5 FPGA實(shí)現(xiàn)

5.1 FPGA實(shí)現(xiàn)的整體框圖

圖3 FPGA實(shí)現(xiàn)框圖

5.2 系統(tǒng)實(shí)現(xiàn)與仿真

在Quartus II開發(fā)環(huán)境中使用Verilog HDL語言實(shí)現(xiàn)上述模塊的功能，本設(shè)計(jì)采用Stratix II:EP2S90F1020I4作為目標(biāo)器件，仿真過程中，系統(tǒng)的輸入時(shí)鐘為10MHz，通過pll核倍頻得到設(shè)計(jì)中的所需時(shí)鐘。

圖4 序列統(tǒng)計(jì)直方圖

圖5 正態(tài)檢驗(yàn)概率圖

將最終得到的高斯白噪聲序列導(dǎo)入到MATLAB中進(jìn)行仿真，分別調(diào)用hist函數(shù)和normplot函數(shù)得到序列統(tǒng)計(jì)直方圖和正態(tài)檢驗(yàn)概率圖，分別如圖4、圖5所示。從兩圖可以看出得到的高斯白噪聲的概率密度是高斯型的。

為了驗(yàn)證硬件實(shí)現(xiàn)的正確性，將程序下載到開發(fā)板中進(jìn)行測試，通過頻譜儀觀察得到的高斯白噪聲頻譜以及功率譜是否滿足要求，分別如圖6、圖7所示。從圖中可以看出在通帶內(nèi)，功率譜密度比較平穩(wěn)，近似為常數(shù)，這與我們所學(xué)的理論一致，故這種方法可以得到精度較高的中頻數(shù)字高斯白噪聲信號(hào)。

圖6 高斯白噪聲頻譜圖

圖7 高斯白噪聲功率譜圖

6 結(jié)束語

采用折線逼近法以及多采樣調(diào)制實(shí)現(xiàn)中頻數(shù)字高斯白噪聲的方案是可行的，在保證一定精度的前提下，可以大幅度減少FPGA芯片的占用資源，且簡單易行，運(yùn)算量小，由于采用Verilog HDL語言編寫，有很強(qiáng)的可移植性，可以靈活的嵌入并應(yīng)用于其他系統(tǒng)。

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Resesrch and Implementation of IF Digital Gaussian White Noise

Tang Yeting, Chen Guotong, Huang Dan, Zhang Xiaolin
(School of Information Science and Engineering, Hebei University of Science and Technology, Shijiazhuang, 050000)

This paper describes how to use multi-sampling method to produce high-precision digital IF signal WGN quickly, using the mapping function method to achieve convertion of a uniformly distributed random sequence and Gaussian random sequence, and using a line approximation method to reduce the computational complexity and capacity of FPGA chip, Increasing the sampling rate by the method of multirate to save FPGA chip resources and reduce costs.

Multirate; Polyline approximation; FPGA; Gaussian White Noise

10.3969/J.ISSN.1672-7274.2015.07.009

TN927+.2

A

1672-7274（2015）07-0033-03

唐葉婷，女，1992年生，河北科技大學(xué)碩士研究生在讀，研究方向?yàn)閿?shù)字交換與傳輸。