基于FPGA的便攜式手持設(shè)備串行接口設(shè)計(jì)

陳琦，顧磊

（1 中國(guó)電子科技集團(tuán)公司第二十研究所，西安 710068；2 總參信息化部駐西安地區(qū)軍事代表室）

0 引言

戰(zhàn)術(shù)通信網(wǎng)絡(luò)系統(tǒng)（Tactical Communication Network System - TCNS）是集數(shù)據(jù)通信、導(dǎo)航定位、識(shí)別于一體的綜合性戰(zhàn)術(shù)系統(tǒng)，不受地形、氣候條件、黑夜及電子戰(zhàn)的影響，可準(zhǔn)確實(shí)時(shí)地確定網(wǎng)內(nèi)作戰(zhàn)單元的三維位置，識(shí)別友軍，實(shí)現(xiàn)導(dǎo)航輔助、保密數(shù)據(jù)通信和傳輸戰(zhàn)術(shù)簡(jiǎn)令，并在指揮控制中心給出各作戰(zhàn)單元及友軍的位置信息、戰(zhàn)區(qū)地圖、系統(tǒng)狀態(tài)等數(shù)據(jù)，形成戰(zhàn)場(chǎng)態(tài)勢(shì)圖，供作戰(zhàn)指揮員決策指揮。TCNS是各軍兵種指揮員實(shí)現(xiàn)實(shí)時(shí)掌握戰(zhàn)場(chǎng)態(tài)勢(shì)，進(jìn)行指揮控制、協(xié)同作戰(zhàn)和數(shù)據(jù)通信的重要有效手段，可以滿足師旅及以下級(jí)作戰(zhàn)指揮及三軍聯(lián)合作戰(zhàn)C3I的需求。

便攜式手持設(shè)備作為T(mén)CNS的重要組成部分，擔(dān)負(fù)著與主控電臺(tái)設(shè)備進(jìn)行信息交互的重任，以便實(shí)時(shí)了解主控設(shè)備工作情況。交互的信息主要有電臺(tái)設(shè)置命令、電臺(tái)狀態(tài)信息、網(wǎng)絡(luò)狀態(tài)信息等。便攜式手持設(shè)備同時(shí)可按照系統(tǒng)需求更改電臺(tái)配置參數(shù)，以用來(lái)調(diào)整主控電臺(tái)設(shè)備的工作狀態(tài)。它通過(guò)串口與主控設(shè)備進(jìn)行通信。便攜式手持設(shè)備由于受功率及結(jié)構(gòu)的制約，要求它具有體積小、重量輕、功耗小的特點(diǎn)。為使便攜式手持設(shè)備小型化，在設(shè)計(jì)時(shí)就需要考慮芯片使用個(gè)數(shù)。在設(shè)計(jì)串口時(shí)，常用 Philips公司或 TI公司生產(chǎn)的串口芯片，如TL16C554。此類方法設(shè)計(jì)簡(jiǎn)單，但常用 UART接口芯片引腳多、體積大，與其他器件的接口復(fù)雜。與專用集成電路技術(shù)相比，基于可編程門(mén)陣列（FPGA）的嵌入式系統(tǒng)具有設(shè)計(jì)和開(kāi)發(fā)周期短、設(shè)計(jì)成本和風(fēng)險(xiǎn)低、集成度高、維護(hù)和升級(jí)方便、可靠性高等特點(diǎn)。此外，F(xiàn)PGA還具備高速度和低功耗的優(yōu)點(diǎn)，同時(shí)含有豐富的硬件資源，可以設(shè)計(jì)UART單元和雙口RAM單元，允許任意設(shè)置所需的波特率，并可采用同一塊FPGA芯片設(shè)計(jì)收發(fā)控制器實(shí)現(xiàn)邏輯控制和時(shí)序控制，從而實(shí)現(xiàn)串行通信，采用此種方法，電路板體積小、功耗小?；谝陨蟽?yōu)點(diǎn)，本文采用一塊 Xilinx FPGA（XC2V250FG256）芯片實(shí)現(xiàn)串行通信。

1 系統(tǒng)總體設(shè)計(jì)

便攜式手持設(shè)備串行通信系統(tǒng)由 3個(gè)部分組成：異步接收單元、異步發(fā)送單元和雙口RAM單元。接收數(shù)據(jù)時(shí)，外部串行數(shù)據(jù)經(jīng)過(guò)電平轉(zhuǎn)換后被異步接收單元接收并轉(zhuǎn)換成并行數(shù)據(jù)，通過(guò)接收單元進(jìn)入雙口RAM并進(jìn)行緩存，最后送入DSP處理；數(shù)據(jù)發(fā)送時(shí)，數(shù)據(jù)從雙口RAM取出數(shù)據(jù)后，在異步發(fā)送單元的作用下將數(shù)據(jù)轉(zhuǎn)化為串行數(shù)據(jù)，再經(jīng)過(guò)電平轉(zhuǎn)換后發(fā)出。本文將用FPGA設(shè)計(jì)以上3個(gè)模塊，通過(guò)接口設(shè)計(jì)，可將FPGA與DSP連接。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)框圖

2 單元設(shè)計(jì)

2.1 異步接收單元的設(shè)計(jì)

異步接收單元實(shí)現(xiàn)數(shù)據(jù)的有序接收，控制UART接口和雙口RAM以及向DSP提出數(shù)據(jù)接收中斷。異步接收單元由8倍倍頻器、8bit寄存器、串并轉(zhuǎn)換器、并口輸入構(gòu)成。8倍倍頻器用來(lái)產(chǎn)生8倍串口傳輸時(shí)鐘脈沖；8bit寄存器用來(lái)存儲(chǔ)采樣后的串行數(shù)據(jù)；串并轉(zhuǎn)換器用來(lái)控制串行數(shù)據(jù)向并行數(shù)據(jù)轉(zhuǎn)換的時(shí)序和組合邏輯，是異步接收單元的核心組成部件；并口輸入用來(lái)向 DSP傳輸并行數(shù)據(jù)。異步接收單元各模塊信號(hào)連接如圖2所示。

圖2 異步接收單元信號(hào)連接圖

異步接收單元的工作流程如下：根據(jù)DSP控制指令查看串口的傳輸速率并選擇速率后，經(jīng)倍頻器產(chǎn)生一個(gè)8倍傳輸速率的接收串行數(shù)據(jù)采樣時(shí)鐘脈沖，由采樣脈沖采樣串行數(shù)據(jù)后存至寄存器中。查看寄存器中的數(shù)據(jù)，若一直為高電平則表明串口無(wú)數(shù)據(jù)輸入；若8bit數(shù)據(jù)中由4個(gè)“1”和4個(gè)“0”組成，則表明接收到開(kāi)始位，等采樣下一個(gè)8bit數(shù)據(jù)時(shí)開(kāi)始保存串行數(shù)據(jù)。通過(guò)時(shí)序控制邏輯將接收到的有效串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)后存入雙口RAM中；向DSP輸出中斷請(qǐng)求；待收到DSP的中斷響應(yīng)后，讀出雙口RAM數(shù)據(jù)；將數(shù)據(jù)輸入DSP中，中斷請(qǐng)求信號(hào)和復(fù)位信號(hào)置0，數(shù)據(jù)接收完成。

在本系統(tǒng)中，一組串行數(shù)據(jù)由1bit開(kāi)始位、8bit數(shù)據(jù)位、1bit校驗(yàn)位和1bit結(jié)束位組成。開(kāi)始位為“0”；結(jié)束位為“1”。在這里值得注意的是，接收串行數(shù)據(jù)時(shí)，我們需要判斷接收的串行數(shù)據(jù)是否有效，由于數(shù)據(jù)傳輸在異步工作方式，可以通過(guò)判斷它的開(kāi)始位來(lái)記錄串行數(shù)據(jù)。將傳輸時(shí)鐘脈沖8倍頻后，作為接收采樣時(shí)鐘脈沖，進(jìn)行連續(xù)采樣，待采樣到一組數(shù)據(jù)由4個(gè)“1”和4個(gè)“0”組成時(shí)，則表明接收到串行數(shù)據(jù)的開(kāi)始位，從此以后的數(shù)據(jù)便為有效串行數(shù)據(jù)，將每次采樣8bit數(shù)據(jù)的最后一位存入雙口RAM中。在這里我們記錄寄存器的最后一位值，作為它每次采樣的有效值，這樣做的目的是為了保證它每次采樣到的數(shù)據(jù)為每位串行數(shù)據(jù)的中間值，從而防止采樣到數(shù)據(jù)邊沿值而帶來(lái)的錯(cuò)誤信息。其主要VHDL編程案例如下所示：

2.2 異步發(fā)送單元的設(shè)計(jì)

相對(duì)于異步接收單元來(lái)說(shuō)，異步發(fā)送單元的設(shè)計(jì)比較簡(jiǎn)單。異步發(fā)送單元連接DSP和雙口RAM，來(lái)自DSP的并行數(shù)據(jù)在其控制作用下，有序地以串行方式發(fā)送到主控設(shè)備。異步發(fā)送單元由波特率產(chǎn)生器、波特率選擇器、并串轉(zhuǎn)換器、串口輸出器組成。波特率產(chǎn)生器用來(lái)產(chǎn)生串口傳輸?shù)臅r(shí)鐘脈沖；波特率選擇器用來(lái)選擇系統(tǒng)所需的串口傳輸速率；并串轉(zhuǎn)換器用來(lái)控制并行數(shù)據(jù)向串行數(shù)據(jù)轉(zhuǎn)換的時(shí)序和組合邏輯，是異步發(fā)送單元的核心；串口輸出器用來(lái)發(fā)送串行數(shù)據(jù)。異步發(fā)送單元各模塊信號(hào)連接如圖3所示。

圖3 異步發(fā)送單元信號(hào)連接圖

異步發(fā)送單元的工作流程如下：由波特率產(chǎn)生器輸出 9.6Kbps、19.2Kbps、57.6Kbps時(shí)鐘脈沖。根據(jù) DSP控制指令查看串口的傳輸速率并選擇速率。當(dāng)并串轉(zhuǎn)換器從雙口RAM接收到“數(shù)據(jù)使能”（dataen）和“數(shù)據(jù)發(fā)送”（datasend）信號(hào)時(shí)，表示DSP有串行數(shù)據(jù)輸出；立即使能并串轉(zhuǎn)換器，計(jì)數(shù)并讀出要傳輸?shù)拇袛?shù)據(jù)，待計(jì)數(shù)器溢出時(shí)，將數(shù)據(jù)保存至緩存中，最后使能串口輸出器按位輸出，待串行數(shù)據(jù)傳輸完成后復(fù)位標(biāo)志位“shfen”，下一組串行數(shù)據(jù)將從開(kāi)始位計(jì)數(shù)。校驗(yàn)位是將傳輸?shù)拇袛?shù)據(jù)按位“異或”操作后輸出的。其主要VHDL編程案例如下所示：

2.3 雙口RAM的設(shè)計(jì)

雙口RAM（A端口和B端口）在串行通信中起到了數(shù)據(jù)緩存和信息交互的作用，本設(shè)計(jì)中雙口RAM通過(guò)Xilinx IP核產(chǎn)生，緩沖深度設(shè)計(jì)為256，即地址總線位數(shù)為8，數(shù)據(jù)從A口寫(xiě)入，從B口讀出。將雙口RAM劃分為兩個(gè)空間，一個(gè)為數(shù)據(jù)接收空間，一個(gè)為數(shù)據(jù)發(fā)送空間。接收數(shù)據(jù)時(shí)，存入接收空間的數(shù)據(jù)達(dá)到一個(gè)字節(jié)，接收單元向DSP發(fā)出中斷請(qǐng)求，中斷響應(yīng)后數(shù)據(jù)從B口讀入DSP；發(fā)送數(shù)據(jù)時(shí)，DSP向發(fā)送空間的A口中寫(xiě)數(shù)據(jù)，并向并串轉(zhuǎn)換單元發(fā)出數(shù)據(jù)發(fā)送信號(hào)，數(shù)據(jù)從發(fā)送空間的B口讀入并串轉(zhuǎn)換單元，再經(jīng)過(guò)UART口串行發(fā)送到主控設(shè)備。

3 總結(jié)

本文通過(guò)使用一塊FPGA芯片，經(jīng)過(guò)VHDL語(yǔ)言編程設(shè)計(jì)異步接收單元、異步發(fā)送單元和雙口RAM 模塊，并將以上模塊有序組合，實(shí)現(xiàn)了便攜式手持設(shè)備與主控設(shè)備的串口通信。該設(shè)計(jì)在實(shí)現(xiàn)預(yù)期功能的同時(shí)，避免了采用常用UART專用芯片帶來(lái)的電路復(fù)雜、體積大、功耗高等缺點(diǎn)，簡(jiǎn)化了硬件電路，使便攜式手持設(shè)備具有體積小、功耗低的優(yōu)點(diǎn)。此外，利用FPGA的可任意編程的特點(diǎn)，可以通過(guò)編程而不改變外部電路就可實(shí)現(xiàn)不同功能，增加系統(tǒng)的靈活性。

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