北斗接收機載波跟蹤環(huán)設計與實現

劉征岳，趙秋明

（桂林電子科技大學 信息與通信學院，廣西 桂林541004）

0 引 言

北斗系統(tǒng)的空間星座計劃由5 顆地球靜止軌道衛(wèi)星、27顆中圓地球軌道衛(wèi)星與3顆傾斜地球同步軌道衛(wèi)星組成，截止目前最多有14 顆星參與服務。其中B1 頻點（1561.098MHz）信號由I（同相）、Q（正交）兩個支路的 “測距碼＋導航電文”正交調制在載波上構成［1］。導航接收機進行定位解算的過程，就是先剝離衛(wèi)星信號中的載波分量和偽隨機碼［2］，最后輸出導航電文用于后續(xù)定位解算。載波跟蹤環(huán)路的跟蹤性能是決定接收機定位效果優(yōu)劣的關鍵指標之一，其高動態(tài)性能與抑制噪聲的能力是相互矛盾的。這兩項性能在一般的導航接收機中往往不能兼得，這就需要對載波跟蹤環(huán)路的結構和跟蹤策略做相應的改進。采用FPGA 和DSP相結合的結構對于實現信號處理和導航定位有很大的靈活性，可以根據不同需求設置不同算法，開發(fā)周期短，具有很強的通用性和擴展性。

1 載波環(huán)路總體設計

B1頻點的信號從天線接收，經過放大，以及I／Q 下變頻的混頻后輸出2.098MHz的中頻信號。經過AD 進行采樣量化后輸送給FPGA 進行后續(xù)處理。在FPGA 收到中頻數據后，為了能讓接收機跟蹤環(huán)路成功地跟蹤上衛(wèi)星信號，必須先通過對各顆衛(wèi)星的搜捕來使復現載波和偽隨機碼與相應衛(wèi)星信號中的載波頻率和碼相位達到一定的粗略吻合，并讓相應通道進入牽引狀態(tài)，在誤差抖動進一步縮小后，最后對其進行嚴密跟蹤。

載波跟蹤環(huán)主要分為4個部分：積分器清除器、載波環(huán)鑒別器、環(huán)路濾波器和載波NCO（數控振蕩器）。這4個部分的設計基本決定了載波環(huán)的性能［3］。首先輸入信號與FPGA 本地產生的同相及正交復現載波分別進行相關運算，與本地復現偽隨機碼進行解擴，再送往DSP 進行誤差的鑒定與環(huán)路控制，同時，載波環(huán)路輸出載波生成器的步進值反饋回載波發(fā)生器，從而進一步拉近本地與復現載波的誤差，最終實現載波的跟蹤。載波跟蹤方框架如圖1所示。

圖1 接收機載波跟蹤環(huán)方框架

FPGA 采用Altera的EP2C70F672來實現基帶數字信號處理，DSP采用T1的TMS320C6713實現環(huán)路控制。根據導航算法的特點和FPGA 與DSP的運算特點，在載波跟蹤環(huán)路方案中對FPGA 與DSP做如下劃分：

FPGA 端實現功能：

（1）本地載波成生器（載波NCO）

（2）乘法器

（3）積分和清除器

（4）產生對DSP的中斷信號，向DSP發(fā)送相關結果

DSP端實現的功能

（1）對FPGA 端的載波NCO 控制

（2）載波環(huán)鑒別器

（3）環(huán)路濾波器

（4）載波環(huán)對碼環(huán)的輔助

關于乘法器，載波NCO的設計請參見文獻［4］，這里不再贅述，后文將把重點放在DSP端對載波跟蹤環(huán)路的控制。

1.1 接口設計與中斷控制

DPS端通過集成的外部存儲器接口（EMIF）模塊來實現與FPGA 端的高速數據交換。C6000 系列的DSP 的EMIF支持與各種外部器件的無縫接口，其輸入工作時鐘ECLKIN 和輸出時鐘ECLKOUT 均可通過相應的配置寄存器進行設置。EMIF數據線、地址線、片選信號及其它接口控制信號與FPGA 的IO 口連接。其余信號均通過FPGA的通用I／O 管腳接入。

通過FPGA 配置兩個計數器產生20ms的TIC 中斷和0.505ms累加中斷。前者的TIC 中斷包括提取載波周數和NCO 的步長值，偽隨機碼的周計數和碼NCO 的值，另外為了使FPGA 與DSP同步，還需要從FPGA 中提取計數校準值對DSP進行校正。后者的累加中斷包含了牽入、比特同步以及跟蹤3個過程。

2 載波環(huán)跟蹤環(huán)分析與設計

2.1 積分清零器

在圖1所示的載波環(huán)中，積分清除器用來消除信號中的高頻成分與噪聲，發(fā)揮著低通濾波器的作用。信號經過積分清除器后，去除了高頻分量和噪聲，可得

其中，相干積分時間Tcoh是接收機設計中相當關鍵的參數。提高相干積分可以提高信噪比，且其增益與相干時間Tcoh內的點數Ncoh成正比，但實際設計時不能任意加長相干時間Tcoh，主要限制因素來自于導航數據比特的跳變。與GPS有所區(qū)別的是，北斗的導航信息上還調制有NH（霍夫曼編碼）碼［5，6］，在相干時間Tcoh的區(qū)間內，必須保證導航數據電平與NH 碼沒有發(fā)生跳變，在積分時間Tcoh內的輸入信號必須對應同一個數據比特，這個區(qū)間以一個導航數據比特持續(xù)時間20ms為最大值。在位同步之前，為了保證大多數積分結果不受到數據比特跳變影響，本方案將Tcoh設置為1ms，在位同步完成，能夠分出比特跳變邊緣后可將之提高為10ms，這樣可以大大提高跟蹤環(huán)路的信噪比，適合用于跟蹤狀態(tài)的精密跟蹤。

2.2 載波跟蹤環(huán)環(huán)路控制

環(huán)路控制采用FPGA 提供的積分結果，經過DSP 鑒相、鑒頻、環(huán)路濾波等運算，最后反饋給FPGA，以控制載波。為應對高動態(tài)情況下對環(huán)路控制的實時性要求，設置反饋控制每0.5ms進行1次。為應對動態(tài)性能和抗噪聲性能的矛盾，以及更好地提高信噪比。環(huán)路對載波的控制策略采用先以較大帶寬的二階FLL 鎖頻環(huán)來閉合環(huán)路進行粗跟蹤，然后逐漸過渡到三階PLL 鎖相環(huán)進行牽入，在位同步完成后，采用變環(huán)路帶寬機制，以10ms相干積分時間的窄帶寬PLL來對跟蹤環(huán)進行精密跟蹤。

2.2.1 載波環(huán)鑒別器設計

輸入信號中存在有數據調制，即存在180°的相位翻轉，所以選用對數據調制不敏感的Costas－PLL（科斯塔斯鎖相環(huán)），即使導航數據發(fā)生比特電平的跳變，依然能保持對載波信號的跟蹤。在Costas－PLL的鑒別器算法中二象限反正切算法是唯一一種在輸入范圍的一般區(qū)間保持輸出的鑒相器。另外考慮到DSP正好有反正切函數可以直接使用，故本方案采用二象限反正切法做為鑒相器的算法。

鑒頻器算法采用交叉·符號（點）的鑒相器算法，該算法對數據比特跳變不敏感，適合牽引狀態(tài)。另外此算法運算量小，頻率牽引范圍為檢測帶寬的1／4，那么1ms的積分時間的1000Hz帶寬對應的頻率牽引范圍為250Hz。由于其斜率正比于信號－幅度，故在計算時需要進行歸一化。

2.2.2 環(huán)路濾波器設計

環(huán)路濾波器在載波環(huán)路中對輸入信號的噪聲起抑制作用，調節(jié)環(huán)路的校正速度，最后將結果反饋給載波NCO，使得本地載波與接收信號最終達到完全同步。噪聲帶寬和階數對信號的動態(tài)響應有直接影響。階數的選取主要考慮環(huán)路的動態(tài)性能。本方案中載波跟蹤環(huán)濾波器采用由二階FLL輔助的三階PLL 濾波器。因為有FLL 的輔助，使得該環(huán)路組合能在高動態(tài)環(huán)境下對信號進行快速牽入，又因為有高階PLL，能實現載波相位的精確測量。環(huán)路濾波器結構如圖2所示。

圖2 環(huán)路濾波器結構

文獻［7］給出了各階環(huán)路濾波器對應的經典參數值。

BL為噪聲帶寬又稱環(huán)路帶寬。在高動態(tài)環(huán)境下，接收的信號載波頻率和相位會有大幅度的變化，為保證對信號的跟蹤，環(huán)路帶寬又要大到足以承受由動態(tài)引起的波動，保持接收信號的真實性，所以帶寬的取值必須在低噪聲與高動態(tài)之間做出平衡。環(huán)路帶寬根據頻率和相位跟蹤的誤差來確定，本方案的帶寬選取策略是：在牽入階段，FLL與PLL的帶寬在測量誤差低于誤差門限的情況下選取大帶寬以適應高動態(tài)環(huán)境，在位同步之后的PLL 選用較小帶寬以提高搜索精度。

對于鎖頻環(huán)來說，頻率測量誤差的主要來源是熱噪聲和動態(tài)應力所引起的頻率誤差。鎖頻環(huán)跟蹤門限的一種保守估計方法請參考文獻［8］，其公式為

式中：σFLL——頻率測量的均方誤差，σtFLL——熱噪聲頻率抖動均方差，fe——頻率跟蹤誤差。

熱噪聲頻率抖動均方差σtFLL的估算公式為

式中：C／N0——載噪比，當其值較高時參數F 為1，否則為2。另外可以看到熱噪聲頻率抖動均方差與相干時間Tcoh成反比，且Tcoh越大熱噪聲抖動越小。

頻率跟蹤誤差fe的公式為

式中：wn——與環(huán)路帶寬BL有0.53 倍關系的特征頻率，dN＋1R／dtN＋1——最大視線方向的加加速度。

對式（2）～式（4）進行仿真，測試在低、中、高3 種載噪比情況下FLL不同噪聲帶寬的噪聲誤差抖動。設定高動態(tài)環(huán)境，速度為900m／s，加加速度為10g／s，載波波長為19.2cm，相干時間Tcoh為1ms。

由圖3可知對于FLL來說，載噪比的差異對帶寬的選擇有較大影響，在低信噪比環(huán)境中提高過多的提高帶寬不能降低頻率誤差。在10g／s的加加速度環(huán)境下帶寬選擇5－12Hz之間噪聲最小，若選擇帶寬為12hz，取一般狀態(tài)下的載噪比43dBHz，則FLL的測量誤差不到10Hz。

引起PLL頻率誤差的主要來源是高階動態(tài)應力誤差和熱噪聲均方誤差［9，10］，選擇PLL帶寬值的方法與FLL 類似，對PLL的門限進行保守估計。對于二象限反正切法而言，牽入范圍為180°則有PLL門限公式［8］

式中：σv、σA——由晶振引起的數量級較小的誤差，可忽略不計［7］，σtPLL——熱噪聲均方誤差其公式為

圖3 二階FLL在不同信噪比下頻率測量誤差

θe為動態(tài)應力誤差，其公式為

對于PLL的帶寬選取應分為牽引和跟蹤兩個部分。在牽引狀態(tài)下，與FLL的驗證方式類似，對式（5）～式（7）進行仿真，在相干時間為1ms時測試高、中、低3種信噪比下，測試PLL不同噪聲帶寬的測量誤差。

在牽入狀態(tài)中Costas－PLL選用較寬的帶寬，從圖4中可以看到，帶寬越大，誤差越小，當帶寬大于15Hz時誤差開始小于15°。又因為當帶寬大于18Hz則系統(tǒng)會出現穩(wěn)定性問題，故本方案選擇帶寬為18Hz。

圖4 不同載噪比下帶寬和相位測量誤差的關系

在系統(tǒng)完成位同步之后，環(huán)路將改變其帶寬，進入窄帶寬PLL精密跟蹤。此時的高動態(tài)特性已經被前面牽入的FLL與PLL 鎖定，所以動態(tài)引起的誤差已經不是跟蹤狀態(tài)造成測量誤差的主要因素，需要更窄的帶寬來減少熱噪聲的干擾，從而提高跟蹤的精度。由于此時信號比特邊緣已經確定，可以選用更長的積分時間（大于1ms）提高信噪比，設定積分時間Tcoh為10ms，在不同載噪比下，測試PLL 帶寬與熱噪聲震動的關系。結果如圖5所示。

圖5 窄帶PLL不同載噪比下不同帶寬和相位測量誤差的關系

由圖5可以看到，熱噪聲誤差隨帶寬減少而減少。取帶寬BL＝10Hz為變環(huán)帶寬后的方案，在一般載噪比情況下，熱噪聲誤差不到0.5°。

3 環(huán)路控制軟件流程

本方案環(huán)路控制利用數字電路易于調節(jié)的優(yōu)勢，采用變環(huán)路帶寬機制，在牽入和跟蹤狀態(tài)使用不同的環(huán)路帶寬和不同的相干時間。接收機工作中對衛(wèi)星進行捕獲，當捕獲到某顆衛(wèi)星后該系統(tǒng)便進入牽入狀態(tài)，DSP 端軟件流程如圖6所示。

圖6 環(huán)路控制流程

在捕獲完成后需要把信號誤差牽引進跟蹤可掃描到的范圍之內，先用10Hz的環(huán)路帶寬，相干積分時間1ms的FLL進行頻率牽引，設置牽引時間500ms，對FLL 進行鎖定判定，判定成功后，加入帶寬BL為18Hz的PLL進行相位牽引，積分時間選用經典值1ms，此時FLL與PLL 同時工作。當位同步成功，即能分辨得出數據比特跳變后，系統(tǒng)進入跟蹤狀態(tài)，此時頻率誤差已經被牽入到很小的范圍，為提高信噪比，增加相干累積時間為10ms，將PLL環(huán)路帶寬減小至10Hz，對其進行嚴密跟蹤。要注意的是，因為北斗B1頻點的導航數據調制有NH 碼，故10ms的相干積分要與NH 碼相乘，要在偶數毫秒上進行相干積分的累加。在牽引和跟蹤過程中，DSP 利用每隔0.505ms的中斷，反饋一個載波NCO 對載波進行實時剝離。若在跟蹤過程中發(fā)生了失鎖，則程序跳回捕獲狀態(tài)重新捕獲。

4 測試結果與性能分析

將射頻前端系統(tǒng)，預處理模塊和本方案設計的載波跟蹤系統(tǒng)共同組成一個北斗接收機平臺，通過天線接收導航信號，對本方案進行實際測試。在DSP端顯示輸出波形。

在環(huán)路濾波器控制程序中PLL 鑒相器輸出端口和FLL的輸出端口生成數組，并于CCS軟件界面顯示波形圖如圖7所示，上圖是FLL與PLL兩環(huán)路誤差之和，下圖是鎖頻環(huán)單獨的輸出?？梢钥吹?，程序剛開始時，環(huán)路誤差很大，此時先通過FLL 快速削弱頻偏，過了500 個點后（對應500ms）FLL輸出趨于穩(wěn)定，誤差之和逐漸趨于穩(wěn)定，此時再切換PLL通過反饋，對載波進行快速牽引。測試表明本方案有良好的載波跟蹤性能。

圖8為北斗7號衛(wèi)星在接收機剝離了載波和偽碼之后I支路和Q 支路的輸出，因為本方案采用的I／Q 解調法，所以其剝離結果會使Q 支路的信號功率僅僅只剩下噪聲，而I支路輸出信號功率會保持最大，呈現方波變化，每20個點（對應20ms，北斗7號衛(wèi)星是MEO 衛(wèi)星，數據速率50bps）就可能有電平變化，此時呈現的正是導航電文。測試表明，接收機在實際工作中，載波跟蹤環(huán)能很好地對輸入信號載波進行剝離，FPGA 端的載波NCO 模塊能即時反饋的載波頻率步長，對載波頻率進行實時控制。

圖7 FLL與PLL誤差輸出和 （上）鎖頻環(huán)誤差輸出 （下）

圖8 北斗7號衛(wèi)星I支路 （上）Q 支路 （下）載波剝離后的輸出結果

5 結束語

本方案采用FPGA＋DSP 實現北斗接收機中載波跟蹤環(huán)的功能，在高動態(tài)環(huán)境下對FLL和PLL的測量誤差進行分析，得到相應的優(yōu)選參數，并利用變帶寬技術完成對環(huán)路的控制。與接收機其它模塊組合在一起，最終得到導航電文。實時測試結果表明，該設計具有很好的導航信號載波跟蹤性能，靈活性強，很容易移植到其它導航接收機中。下一步的工作，在不斷完善該設計的同時，將對其跟蹤精度和抗多徑干擾性能進一步進行研究測試。

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