直接數(shù)字波形合成中存儲結(jié)構(gòu)改進方法

朱文戈，葉凌云

(浙江大學生物醫(yī)學工程與儀器科學學院，杭州 310027)

1 概述

直接數(shù)字波形合成(Direct Digital Waveform Synthesizer,DDWS)采用逐點輸出波形數(shù)據(jù)，不存在相位截斷誤差，可以最大程度保證信號的細節(jié)不遺漏[1]。因此，它廣泛應用于任意波形發(fā)生器(Arbitrary Wave Generator,AWG)，特別適合產(chǎn)生復雜且不規(guī)則的波形[2]。然而，DDWS的采樣時鐘頻率受時序控制器的限制，高速采樣的實現(xiàn)方式是基于波形查找表的并行存儲技術[3]。

在高速采樣系統(tǒng)的并行存儲結(jié)構(gòu)中，對n通道波形查找表進行預取樣后，再經(jīng)過并串轉(zhuǎn)換器把并行的預取樣數(shù)轉(zhuǎn)換成串行數(shù)據(jù)流[4]。通過這種方式，波形查找表的采樣頻率可以降至原來的1/n[5]。但波形查找表必須與通道數(shù)對應，因而被n次復制，速度性能的提升以增加存儲空間為代價[6]。傳統(tǒng)的并行存儲結(jié)構(gòu)雖然能夠克服速度性能與存儲空間之間的矛盾[7]，但對周期采樣數(shù)必須是并行通道數(shù)的整數(shù)倍，限制了DDWS的信號輸出精度。針對上述問題，本文著眼于數(shù)據(jù)輸出序列規(guī)律，提出一種DDWS并行存儲改進方法。

2 并行存儲結(jié)構(gòu)的改進

2.1 傳統(tǒng)的并行存儲結(jié)構(gòu)

不失一般性，本文以四路并行存儲為例對改進方法進行詳細研究。設四路波形查找表中的數(shù)據(jù)總數(shù)均為m，即周期采樣點數(shù)為m。根據(jù)預取樣的性質(zhì)，通道地址累加步進值由單通道時的1變?yōu)?[8]。針對采樣點數(shù)的2種情況，系統(tǒng)在2個周期內(nèi)的輸出序列如圖1所示。

圖1 兩周期波形序列輸出示意圖

每個通道在一個周期內(nèi)的采樣點數(shù)p為：

如果周期采樣數(shù)m不是4的倍數(shù)(圖1(a))，每個通道遍歷到的采樣點會隨周期而變。例如，通道A在第1個周期內(nèi)遍歷的采樣點序號為：1,5,…,m–2，而在第2個周期內(nèi)遍歷的序號為：2,6,…,m–1。如果周期采樣數(shù)m是4的倍數(shù)(圖1(b))，每個通道只遍歷固定采樣點。例如，通道A遍歷的采樣點序號為：1,5,…,m–3。根據(jù)這個性質(zhì)，每個通道波形數(shù)據(jù)的空間可以縮減至原先的1/4，即n個采樣點，每個通道的地址發(fā)生器相同，即在1～n之間循環(huán)計數(shù)，累加步進值為1。采用這種方法，在不增加存儲空間的情況下實現(xiàn)高速輸出，克服了速度性能與存儲空間之間的矛盾[9]。四通道存儲地址詳細分配如表1所示。

表1 4通道存儲地址分配

由上述方法可知，傳統(tǒng)存儲結(jié)構(gòu)輸出波形精度為4T，T為采樣時鐘周期。例如，當采樣頻率為1 GHz時，四通道的輸出波形精度為4 ns。如果需要輸出周期為62 ns的波形信號，由于精度的限制，波形發(fā)生器只能輸出周期為60 ns的信號，如圖2所示。其中，圖2(b)的采樣頻率為1 GHz，采樣點個數(shù)為60；圖2(c)的采樣頻率為4 GHz，采樣點個數(shù)為248。從圖中可以看出，輸出波形不但周期不準確，而且在周期間出現(xiàn)不連續(xù)特性。如果需要準確輸出波形就必須把采樣頻率提高至原來的4倍，即4 GHz，采樣點數(shù)也相應提高至原來的4倍，對硬件資源提出了很高的要求。

圖2 傳統(tǒng)方法的輸出波形

2.2 改進的并行存儲結(jié)構(gòu)

針對上述問題，需要對傳統(tǒng)并行存儲結(jié)構(gòu)進行改進，添加額外寄存器用于放置余數(shù)序號的數(shù)據(jù)。假設當余數(shù)是1時(m=4n+1)，余數(shù)序號為4n+1，在第一個周期輸出4n點后，下一組輸出幀為(4n+1,1,2,3)。從通道A,B,C中分別取地址1,2,3，通道D不取，而從額外寄存器中取地址4n+1代替。依次類推，以4個周期為一個循環(huán)，輸出序列如圖3所示。

圖3 4周期輸出序列(m=4n+1)

在圖3中，每個虛線框表示輸出的4個并行數(shù)據(jù)。從圖中可以看出，當輸出每個周期的末幀時，額外地址4n+1中的數(shù)據(jù)會替代一個通道的數(shù)據(jù)。這時，沒有輸出數(shù)據(jù)的通道的訪問地址保持不變，因此，必須分別控制每個通道的地址發(fā)生器，自適應地選擇輸出的并行數(shù)據(jù)。

其次，4個并行數(shù)據(jù)在輸出時的順序會隨著周期而變化。例如第1周期輸出的第一幀為(1,2,3,4)，對應的通道順序是(A,B,C,D)，而第2周期輸出的第一幀為(4,5,6,7)，對應的通道順序變?yōu)?D,A,B,C)。因此，需要有一個并行重構(gòu)控制器調(diào)整并行輸出的順序，自適應地對輸出的并行數(shù)據(jù)進行排序。具體結(jié)構(gòu)如圖4所示。從圖4可以看出，并行重構(gòu)器除了把4路并行數(shù)據(jù)的輸出順序調(diào)整外，當遇到特殊幀時，還需要插入余數(shù)數(shù)據(jù)(虛線表示)。這樣會增加并行重構(gòu)器的復雜度。

圖4 改進的DDWS并行存儲結(jié)構(gòu)

為了降低重構(gòu)器控制復雜度，將余數(shù)數(shù)據(jù)搬移至各通道波形查找表中，詳細分配如表2所示。由于改進方法對周期采樣數(shù)沒有限制，輸出信號的精度由原來的4T提高為T，克服了傳統(tǒng)方法需要提高采樣頻率才能實現(xiàn)的缺點。

表2 四通道存儲地址優(yōu)化分配

3 改進并行存儲結(jié)構(gòu)的實現(xiàn)

3.1 地址發(fā)生器

地址發(fā)生器在功能上是循環(huán)累加器，但累加的步進值會根據(jù)不同幀而變化。設每個周期的采樣點數(shù)為m，則存儲器輸出周期循環(huán)幀數(shù)K的表達式為：

其中，4為并行通道數(shù)。第1種情況時，4路地址發(fā)生器在1～K循環(huán)，累加步進值為1。其他3種情況時，4路地址發(fā)生器的累加步進值隨著幀的不同而改變。圖5為m=4n+1時K幀輸出序列圖。從圖5可知，當幀數(shù)k為n,2n和3n時，通道A跳過地址4n+1(用虛線表示)；當幀數(shù)k為n,2n和4n+1時，通道B跳過地址4n+1。其他通道也有類似規(guī)律。在設計相應的計數(shù)器時，在特定幀時，累加步進值為2；在其他幀時，累加步進值為1，這樣就能方便實現(xiàn)上述時序。余數(shù)為其他值時，也有類似的性質(zhì)。通過枚舉法，可以得到在各種余數(shù)的情況下各個通道累加步進值，如表3所示。

圖5 K幀輸出序列圖(m=4n+1)

表3 通道累加步進值歸納

3.2 并行重構(gòu)器

從圖5可知，盡管輸出的并行數(shù)據(jù)和圖3一致，但是輸出的順序卻不同。排列順序會隨著k值而變化。因此，需要并行重構(gòu)器對并行數(shù)據(jù)進行重新排列。為了符合時序收斂要求，并行重構(gòu)器基于組合邏輯和觸發(fā)器級聯(lián)的流水線結(jié)構(gòu)而實現(xiàn)，并行重構(gòu)器映射如表4所示。

表4 并行重構(gòu)器映射

4 仿真驗證

針對上述存儲結(jié)構(gòu)改進方法，本文基于Xilinx的集成開發(fā)環(huán)境ISE12.3對其進行綜合后仿真驗證[10]。為了驗證改進前后的效果，采樣頻率設置為1 GHz，輸出波形的周期設置為66 ns。為了方便觀察序列輸出效果，波形周期數(shù)據(jù)為三角波，圖6為詳細綜合后仿真。圖中clk_in為數(shù)據(jù)輸出采樣時鐘，即1 GHz，clk/4是clk四分頻后并行取樣時鐘[11]。圖6(a)為采用傳統(tǒng)方法輸出的波形，每個通道周期遍歷固定的16個點，由傳統(tǒng)方法特點可知輸出的波形周期只能是64 ns，導致最后2 ns的數(shù)據(jù)遺漏，周期信號不連續(xù)。圖6(b)為采用改進方法輸出的波形，通過觀察4個通道遍歷的數(shù)據(jù)值，每個通道遍歷了17個點，并且每個周期遍歷的數(shù)不完全相同。通過觀察4個通道重構(gòu)前后的輸出數(shù)據(jù)，并行數(shù)據(jù)的排列順序得到復原。

圖6 輸出序列綜合后仿真圖

重構(gòu)前和重構(gòu)后的數(shù)據(jù)差一個時鐘節(jié)拍，符合流水線的設計。重構(gòu)后的并行數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換后，輸出對應的三角波[12]。由于改進方法的波形精度為1 ns，因此能輸出66 ns的完整波形。通過綜合后仿真測試，改進方法克服了傳統(tǒng)存儲結(jié)構(gòu)的缺點，驗證了改進方法的有效性。

本文改進方法中的改進地址發(fā)生器和并行重構(gòu)器需要額外的邏輯資源開銷。對不同周期采樣點數(shù)和通道數(shù)進行綜合后仿真測試，比較改進前后的占用資源大小，如圖7所示。從圖7(a)～圖7(c)中可以看出，在通道數(shù)為定值時，改進后寄存器的資源開銷增加87～201；查找表的資源開銷增加189～481。對于當前FPGA上百萬門的總邏輯資源，開銷增量均不到1%。另一方面，資源開銷增量會隨著周期采樣點數(shù)的增加而增加，但是增加幅度并不大；比較周期采樣點為600～12000的兩者資源可以看到，雖然周期采樣點增加一個數(shù)量級，但是資源開銷增量相差約為100。因此，此改進方法在硬件資源上具有顯著優(yōu)勢。

另外，從圖7(d)～圖7(f)可知，邏輯資源開銷會隨著通道數(shù)的增加而增加，通道數(shù)的增加能夠輸出更高速的波形，符合速度和面積互換原則。上述資源的分析，驗證了改進方法的可行性。

圖7 改進前與改進后占用資源對比

5 結(jié)束語

目前，任意波形合成的信號發(fā)生器在國內(nèi)的研究仍處于起步階段，有待進一步發(fā)展。本文提出的改進方法借鑒傳統(tǒng)并行存儲結(jié)構(gòu)的思路，在并串轉(zhuǎn)換器和波形查找表之間插入一級并行重構(gòu)器，使之能夠根據(jù)周期采樣點數(shù)自適應地調(diào)節(jié)輸出的數(shù)據(jù)和順序，從而克服了傳統(tǒng)并行結(jié)構(gòu)中周期采樣點數(shù)的限制，提高了信號輸出精度。經(jīng)FPGA綜合后的仿真測試驗證，本文方法達到了預期的要求；對比幾種通道數(shù)和周期采樣點數(shù)，可以得出邏輯資源開銷并不大，在硬件資源上優(yōu)勢明顯。本文方法雖然只對幾種通道數(shù)進行研究和對比，但是該方法具有普遍性，能夠應用于各種通道數(shù)和周期采樣點。

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