基于CPLD的FSK調(diào)制解調(diào)電路及其測試

武立華，黃 玉，王 姣，趙恩銘，劉志海

（哈爾濱工程大學(xué)a.理學(xué)院 理學(xué)之光科技創(chuàng)新中心；b.信息與通信工程學(xué)院，黑龍江 哈爾濱 150001）

基于CPLD的FSK調(diào)制解調(diào)電路及其測試

武立華a，黃 玉a，王 姣b，趙恩銘a，劉志海a

（哈爾濱工程大學(xué)a.理學(xué)院 理學(xué)之光科技創(chuàng)新中心；b.信息與通信工程學(xué)院，黑龍江 哈爾濱 150001）

根據(jù)數(shù)字式FSK調(diào)制和解調(diào)的工作原理，對比分析了基于CPLD和單片機的2種電路實現(xiàn)方案.設(shè)計了基于CPLD的FSK調(diào)制解調(diào)模塊，利用QuartusⅡ開發(fā)平臺對CPLD進行編程，實現(xiàn)了FSK調(diào)制與解調(diào)功能，用IAR FOR AVR平臺對單片機ATMEGA16進行編程，實現(xiàn)了位同步功能，同時與外部用SPI接口進行通信.搭建了實際的硬件電路，仿真與實驗測試均驗證了設(shè)計的正確性.

FSK調(diào)制解調(diào)；CPLD；單片機；位同步

1 引 言

數(shù)字調(diào)制解調(diào)技術(shù)是現(xiàn)代通信的重要研究內(nèi)容之一［1］.在數(shù)字通信系統(tǒng)中，由于基帶數(shù)字信號包含了豐富的低頻部分，如果要遠距離傳輸特別是在有限帶寬的高頻無線或光纖信道傳輸時，必須對數(shù)字信號進行載波調(diào)制，把基帶信號的功率譜搬移到較高的載波頻率上.FSK利用數(shù)字信號調(diào)制載波的頻率，是信息傳輸較早的一種傳輸方式，具有抗噪聲性能好、傳輸距離遠、誤碼率低等優(yōu)點，在衰落信道的中低速數(shù)據(jù)傳輸中有著廣泛的應(yīng)用.近年來，國內(nèi)外的學(xué)者和一些公司在為調(diào)制與解調(diào)器的研究和推廣方面做出了很多的努力，在藍牙通訊設(shè)備、醫(yī)學(xué)植入微電子器件和便攜式消費電子產(chǎn)品等方面己有大量的研究成果.FSK的調(diào)制與解調(diào)可以用單片機實現(xiàn)，也可用CPLD實現(xiàn).若采用單片機實現(xiàn)方案，單片機資源的占用率比較高，對ATMEGA16單片機來說，每隔1／300 ms時間就得產(chǎn)生1次中斷［2］.由于單片機把大部分時間用來處理中斷，則在調(diào)制與解調(diào)過程中，容易發(fā)生搶中斷，使系統(tǒng)工作不穩(wěn)定.單片機的端口操作頻率最多只有1 MHz，產(chǎn)生的FSK信號波特率也不會很高.一般的CPLD端口的操作頻率可達120 MHz，基于CPLD的FSK調(diào)制解調(diào)系統(tǒng)能達到較高的波特率，且CPLD內(nèi)部程序并行運行，不會存在爭搶資源情況.因此采用CPLD實現(xiàn)FSK調(diào)制與解調(diào).

2 系統(tǒng)實現(xiàn)方案

2.1 調(diào)制方案

采用CPLD產(chǎn)生FSK信號的原理框圖如圖1所示，系統(tǒng)時鐘作為調(diào)制用的本振信號由1個10 MHz的有源晶振提供，本振信號通過分頻器1得到載波f1，輸入時鐘經(jīng)分頻器2得到載波f2，2個載波與1個選通開關(guān)（2選1數(shù)據(jù)選擇器）相連，選通開關(guān)根據(jù)數(shù)據(jù)選通相應(yīng)頻率的載波.當(dāng)數(shù)據(jù)為“1”時選通f1，輸出頻率為f1的載波；當(dāng)數(shù)據(jù)為“0”時選通f2，輸出頻率為f2的載波，完成載波頻率的選擇，產(chǎn)生FSK信號.

圖1 基于CPLD的FSK調(diào)制原理框圖

2.2 解調(diào)方案

基于CPLD的FSK解調(diào)采用過零檢測法［3-8］，它是一種既經(jīng)濟又實用的數(shù)字解調(diào)方法，與其他解調(diào)方法相比有如下特點：結(jié)構(gòu)簡單，易于實現(xiàn)，對增益起伏不敏感，特別適用于數(shù)字化實現(xiàn).基于CPLD的FSK解調(diào)方框圖如圖2所示，利用信號波形在單位時間內(nèi)與零電平軸交叉的次數(shù)測定信號頻率.解調(diào)電路系統(tǒng)接收模擬信號，經(jīng)過前置電路進行限幅放大等信號處理，去掉幅度信息，最后由CPLD識別并加以解調(diào).分頻模塊負責(zé)脈沖展寬；計數(shù)整流模塊進行邊沿檢測；LPF模塊為低通濾波器，低通濾波器濾出待判決基帶信號.這樣就完成了FSK信號的解調(diào).

圖2 基于CPLD的FSK解調(diào)原理框圖

2.3 整體方案

基于CPLD的FSK調(diào)制解調(diào)整體方框圖如圖3所示，一共有電源、前置信號處理、CPLD與單片機控制等4個模塊.采用1片MAX II系列CPLD實現(xiàn)調(diào)制與解調(diào)功能，器件型號為EPM240，其內(nèi)部擁有240個邏輯單元，典型等效宏單元為192，最大用戶管腳80個，用戶Flash存儲器8 192字節(jié)，速度等級3～5 ns.采用ATMEGA16單片機作為控制器.由于單片機的串行口本身就是數(shù)字通信系統(tǒng)，自帶異步位同步功能，采用ATMGEA16的串口，可把得到的解調(diào)信號還原成數(shù)字信號，省去CPLD的位同步功能，且留出1個SPI接口與外部進行通信.

圖3 FSK調(diào)制與解調(diào)的系統(tǒng)方框圖

在調(diào)制過程中，單片機通過串口TXD向CPLD發(fā)送串行數(shù)據(jù)，串行數(shù)據(jù)包含了起始位、停止位和1位奇偶校驗位.CPLD將從TXD得到的基帶信號進行調(diào)制，得到FSK信號，再經(jīng)過緩沖電路發(fā)射出去.解調(diào)過程正好與調(diào)制過程相反，接收到的FSK信號先經(jīng)過前置信號處理模塊進行限幅放大，放大的FSK信號輸入CPLD進行解調(diào)，而后通過TXD交給單片機，再由單片機的串口進行位同步，將數(shù)據(jù)提取出，由SPI接口與外部進行通信.

3 系統(tǒng)軟件設(shè)計

3.1 調(diào)制模塊設(shè)計

利用VHDL程序設(shè)計的FSK調(diào)制模塊邏輯結(jié)構(gòu)如圖4所示，接口信號規(guī)定如下：

1）clk是FSK調(diào)制的載波信號，采用10 MHz有源晶振，在上升期間進行計數(shù)，內(nèi)部的三位計數(shù)器對10 MHz的時鐘信號進行計數(shù)，實現(xiàn)8分頻和4分頻.

2）data數(shù)據(jù)信號輸入端，即基帶信號的輸入端.

3）fsk＿out是FSK調(diào)制信號的輸出端.調(diào)制模塊的選擇開關(guān)使得當(dāng)data為高電平時，fsk＿out與內(nèi)部的4分頻信號相連接，當(dāng)data為高電平時，fsk＿out與內(nèi)部的8分頻信號連接，實現(xiàn)了FSK調(diào)制.

圖4 FSK調(diào)制模塊

3.2 解調(diào)模塊設(shè)計

圖5 FSK解調(diào)程序框圖

解調(diào)程序框圖如圖5所示，解調(diào)模塊是FSK調(diào)制解調(diào)中最重要和最復(fù)雜的模塊.FSK信號在CPLD中先進行4分頻得到信號S1，這樣做的目的是降低信號頻率，讓解調(diào)出的數(shù)據(jù)更穩(wěn)定.同時系統(tǒng)內(nèi)有8位計數(shù)器對10 MHz系統(tǒng)時鐘進行計數(shù)，在S1上升沿將計數(shù)值賦給寄存器1，并產(chǎn)生1位標(biāo)志位.根據(jù)要求的信號，分別把寄存器1的值分別賦值給寄存器2和寄存器3.軟件自動根據(jù)標(biāo)志位判斷寄存器2和3數(shù)據(jù)的時間前后，相減計算出信號周期T0，如果T0＜T1，輸出高電平，如果T0≥T1，輸出低電平.

FSK解調(diào)模塊如圖6所示.

圖6 FSK解調(diào)模塊

4 實驗測試

4.1 軟件仿真

仿真軟件為QuartusⅡ開發(fā)平臺，打開波形仿真程序，把相應(yīng)的引腳波形加入仿真程序.運行結(jié)果見圖7，圖中osd為10 MHz時鐘輸入，txd為數(shù)據(jù)輸入端口，fsk＿out為FSK調(diào)制輸出.

從圖7可以看出，當(dāng)數(shù)據(jù)為“1”時，F(xiàn)SK輸出頻率為2.5 MHz，當(dāng)數(shù)據(jù)為“0”時，F(xiàn)SK輸出頻率變?yōu)?.25 MHz，表明調(diào)制模塊工作正常.

圖7 FSK調(diào)制模塊仿真圖

QuartusⅡ的波形仿真程序不能直接加入FSK信號，為產(chǎn)生FSK信號直接把調(diào)制模塊的輸出加到解調(diào)模塊的FSK信號輸入端，把所有引腳加入波形仿真程序，進行仿真.運行結(jié)果如圖8所示，圖中osc為10 MHz系統(tǒng)時鐘輸入，txd為FSK調(diào)制模塊的輸入信號，調(diào)制模塊的調(diào)制信號在內(nèi)部與FSK解調(diào)模塊輸入端相連，de＿fsk為解調(diào)輸出信號.

由圖8可知，解調(diào)出的信號與輸入的信號相同，F(xiàn)SK解調(diào)模塊工作正常.但由于在解調(diào)過程中出現(xiàn)了競爭冒險，因此解調(diào)出的信號有很多毛刺，為使解調(diào)出的信號不會在位同步時產(chǎn)生誤碼，必須在解調(diào)電路后附加濾波模塊以消除毛刺.

圖8 FSK解調(diào)模塊仿真圖

4.2 實際測試

4.2.1 調(diào)制解調(diào)器測試

FSK調(diào)制與解調(diào)系統(tǒng)的實際電路如圖9所示，由2塊CPLD電路板構(gòu)成，1塊用作FSK調(diào)制，另一塊用作FSK解調(diào)，2塊電路用三芯排線相接.

圖9 基于CPLD的FSK調(diào)制與解調(diào)電路

信號源的輸出設(shè)置成頻率為10 k Hz，幅值為3.3Vp-p，直流偏置為1.65 V 的方波信號，加入CPLD基帶信號輸入端.示波器的一個通道測量FSK調(diào)制的輸出，另一通道測量FSK解調(diào)經(jīng)濾波器后的輸出.得到的FSK調(diào)制解調(diào)結(jié)果如圖10所示，圖中通道1為FSK調(diào)制的信號，通道2為經(jīng)CPLD解調(diào)與濾波后的信號，解調(diào)出的數(shù)據(jù)與調(diào)制信號相同.另外，從解調(diào)出的數(shù)據(jù)波形可知，解調(diào)輸出端加上一級截止頻率為40 k Hz的RC濾波器后，信號變得很平滑.

圖10 FSK調(diào)制解調(diào)的測試結(jié)果

4.2.2 串行通信與功能測試

測試系統(tǒng)如圖9所示，把ATMEGA16單片機插入電路板，通過單片機的串口向FSK調(diào)制器發(fā)送串行數(shù)據(jù)，由另一塊相同電路板的FSK調(diào)制器進行解調(diào)，并通過串口與電腦相聯(lián)，在串口不同的波特率下，測試調(diào)制解調(diào)的誤碼率，測試結(jié)果如表1所示.

表1 在串口不同波特率下調(diào)制解調(diào)的誤碼率

經(jīng)測試，基于CPLD的調(diào)制信號最高可工作在15 k Hz，表明基于CPLD調(diào)制解調(diào)系統(tǒng)的波特率最高可實現(xiàn)30 kb／s，工作速度由單片機SPI與USART的交換速度決定.為了保證在高速下發(fā)調(diào)制與解決數(shù)據(jù)的正確性，需要在串口發(fā)射時，開啟奇偶校驗，并在程序中進行冗余碼校驗，如果發(fā)現(xiàn)有錯誤，可以重新發(fā)送.

5 結(jié) 論

對比分析了FSK調(diào)制解調(diào)的單片機與CPLD兩種實現(xiàn)方法，提出了基于CPLD的FSK調(diào)制與解調(diào)的整體方案.設(shè)計了基于MAXⅡ系列CPLD的全數(shù)字FSK調(diào)制解調(diào)電路，對調(diào)制解調(diào)系統(tǒng)的各模塊進行了軟件設(shè)計及仿真驗證.實際電路測試表明，基于MAXⅡ系列CPLD的FSK調(diào)制解調(diào)器結(jié)構(gòu)簡單、可靠性好，具有較強的抗干擾能力.

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［責(zé)任編輯：郭 偉］

FSK modulation and demodulation circuit based on CPLD and its test

WU Li-huaa，HUANG Yua，WANG Jiaob，ZHAO En-minga，LIU Zhi-Haia
（a.Science of Optical Science and Technology Innovation Center，College of Science；b.College of Information and Communication Engineering，Harbin Engineering University，Harbin 150001，China）

According to the working principle of digital FSK modulation and demodulation，two kinds of circuit schemes based on CPLD and single chip were compared.FSK modulation and demodulation module based on CPLD was designed and programmed by Quartus II software.ATMEGA16 single chip was programmed by IAR FOR AVR software to carry out the function of bit synchronization and communication with outside through SPI interface.Both simulations and experimental tests proved the exactness of design.

FSK modulation and demodulation；CPLD；single chip；bit synchronization

TP212

A

1005-4642（2014）04-0019-04

2013-06-21；修改日期：2013-12-25

國家自然科學(xué)基金資助（No.61004130）；中國博士后科學(xué)基金資助（No.2012M511446，2013M530145）；中國博士后科學(xué)基金特別資助（No.2013T60348）；中央高?；A(chǔ)科研業(yè)務(wù)費專項資金資助（No.HEUCF2013）

武立華（1979－），女，吉林松原人，哈爾濱工程大學(xué)理學(xué)院講師，博士，從事精密測量技術(shù)方面的研究.