基于MRV原理的鎖相環(huán)抖動(dòng)BIST電路優(yōu)化與實(shí)現(xiàn)

蔡志匡 徐 亮 任力爭 許浩博 時(shí)龍興

(東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心，南京 210096)

基于MRV原理的鎖相環(huán)抖動(dòng)BIST電路優(yōu)化與實(shí)現(xiàn)

蔡志匡 徐 亮 任力爭 許浩博 時(shí)龍興

(東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心，南京 210096)

摘 要:為解決傳統(tǒng)基于游標(biāo)原理鎖相環(huán)片上抖動(dòng)測量電路的問題，提出了一種基于多精度游標(biāo)(MRV)原理的鎖相環(huán)抖動(dòng)內(nèi)建自測試技術(shù).該原理不僅能夠大幅降低測量電路面積，同時(shí)能夠有效保證測量精度，減少鎖相環(huán)(PVT)的影響.將MRV原理運(yùn)用在游標(biāo)延時(shí)鏈(VDL)和游標(biāo)振蕩器(VRO)2種典型技術(shù)上.在VDL方案中，由單級延時(shí)鏈改進(jìn)為兩級延時(shí)鏈，分別采用粗細(xì)2種不同分辨率的延時(shí)單元;在VRO方案中，根據(jù)待測信號(hào)的范圍，通過改變振蕩器的控制信號(hào)，測量電路動(dòng)態(tài)選擇相應(yīng)的分辨率.在TSMC 130 nm工藝下，分別對2種改進(jìn)方案進(jìn)行電路實(shí)現(xiàn)，并從分辨率、面積、測量范圍、測量誤差等方面進(jìn)行對比分析.

關(guān)鍵詞:鎖相環(huán);內(nèi)建自測試;多精度游標(biāo);抖動(dòng);游標(biāo)延時(shí)鏈;游標(biāo)振蕩器

鎖相環(huán)在工作過程中，容易受環(huán)境、電壓及噪聲的影響，輸出時(shí)鐘會(huì)產(chǎn)生抖動(dòng)［1］.片外測量方案測試內(nèi)嵌的鎖相環(huán)需要昂貴的測試設(shè)備，并對片上訪問路徑的要求非?？量?相對于片外測量，內(nèi)建自測試(built-in self-test，BIST)是一種有效的解決方案［2］.BIST電路具有更好的信號(hào)訪問和抗噪聲干擾能力，且測試費(fèi)用低廉.BIST抖動(dòng)測量方案主要包括基于游標(biāo)原理的測量方案、基于采樣原理的測量方案、抖動(dòng)放大技術(shù)等.Cheng等［3］采用了時(shí)間放大方法，可以將抖動(dòng)放大后再進(jìn)行測量，降低了測試資源需求.Nose等［4］提出了一種抖動(dòng)插值過采樣方案，能夠同時(shí)測量時(shí)序抖動(dòng)和周期抖動(dòng).Chan等［5］提出了一種組件不變技術(shù)，運(yùn)用一對工作在不同頻率的游標(biāo)振蕩器(vernier ring oscillator，VRO)有效減小了延時(shí)單元不匹配問題.除上述VRO方案外，還有基于游標(biāo)技術(shù)的游標(biāo)延時(shí)鏈(vernier delay line，VDL)方案.但該方案的測量精度容易受PVT的影響，面積開銷較大.

為解決傳統(tǒng)基于游標(biāo)原理片上抖動(dòng)測量電路的缺點(diǎn)，本文提出了一種基于多精度游標(biāo)(multi-resolution vernier，MRV)原理的鎖相環(huán)抖動(dòng)BIST技術(shù)，并運(yùn)用在VDL和VRO兩種典型電路上.實(shí)驗(yàn)表明，相對于傳統(tǒng)方案，MRV不僅能夠有效保證測量精度，同時(shí)大幅度減少了測量時(shí)間和電路面積.

1 MRV原理分析

如圖1所示，游標(biāo)原理在抖動(dòng)測量電路中的流程為:有2個(gè)信號(hào)REF和DUT，假設(shè)DUT領(lǐng)先于REF，而REF的速度比DUT的速度快(表現(xiàn)為DUT所在延時(shí)鏈的延時(shí)大)，REF追趕DUT，一旦REF趕上DUT，鑒相器就會(huì)輸出一個(gè)高低電平的跳變，通過記錄該跳變的位置就可以計(jì)算出抖動(dòng)值.

圖1 游標(biāo)原理

假設(shè)T為待測的抖動(dòng)值，Δτ為量化抖動(dòng)的單位(或稱為分辨率)，N表示鑒相器的輸出發(fā)生跳變的級數(shù)，根據(jù)下式就可以計(jì)算出抖動(dòng)值:

游標(biāo)延時(shí)鏈抖動(dòng)測量電路利用上下2條延時(shí)鏈的延時(shí)差來量化抖動(dòng)值.傳統(tǒng)的游標(biāo)延時(shí)鏈具有以下缺點(diǎn):工藝偏差導(dǎo)致延時(shí)單元不匹配;電路中包含多組延時(shí)單元，不容易實(shí)現(xiàn)校準(zhǔn);使用了大量的計(jì)數(shù)器和鑒相器，電路面積較大;游標(biāo)振蕩器利用2個(gè)振蕩回路的周期差值來量化抖動(dòng)值.因而傳統(tǒng)的游標(biāo)振蕩器具有測量時(shí)間長、引入額外的噪聲等缺點(diǎn)，從而影響了測量精度.

多精度游標(biāo)原理是在游標(biāo)原理的基礎(chǔ)上增加了多精度測量思想［6］，將傳統(tǒng)的VDL或VRO的單一測量精度改進(jìn)為多精度，該方案在不影響原有測量精度的前提下，降低了測量時(shí)間和面積開銷.在VDL基礎(chǔ)上，本文提出多精度VDL方案.該方案將單級VDL改進(jìn)為兩級VDL，分別采用粗細(xì)2種不同分辨率的延時(shí)單元.測量過程由2部分構(gòu)成，首先是粗精度測量，當(dāng)鑒相器輸出發(fā)生跳變后，電路切換到細(xì)精度測量.在VRO基礎(chǔ)上，本文提出多精度VRO方案，根據(jù)待測信號(hào)的范圍，通過改變振蕩器的控制信號(hào)，測量電路動(dòng)態(tài)選擇相應(yīng)的分辨率，實(shí)現(xiàn)了多精度測量.

2 多精度VDL方案與實(shí)現(xiàn)

2.1 方案描述

多精度VDL方案如圖2所示.該方案主要由預(yù)判電路、粗細(xì)延時(shí)鏈、接口電路、讀出電路等模塊構(gòu)成.

圖2 多精度VDL抖動(dòng)測量方案

首先，電路進(jìn)入校正模式，通過數(shù)控的方法，對粗細(xì)延時(shí)鏈的延時(shí)單元負(fù)載電容進(jìn)行修正，接著進(jìn)入測量模式.假設(shè)電路參考信號(hào)和待測信號(hào)分別為REF和DUT，DUT領(lǐng)先于REF，同時(shí)粗細(xì)延時(shí)鏈中的信號(hào)都是下級鏈追趕上級鏈.該方案的測量模式工作流程是:首先通過預(yù)判電路，使滯后的信號(hào)REF進(jìn)入粗鏈的下級鏈，領(lǐng)先的信號(hào)DUT進(jìn)入相應(yīng)的上級鏈，這樣REF通過粗鏈不斷追趕DUT.當(dāng)REF領(lǐng)先于DUT，鑒相器的輸出為低電平，一旦REF追趕上DUT，鑒相器輸出為高電平.鑒相器的所有輸出組成一組溫度計(jì)碼(對應(yīng)十進(jìn)制的N1)，可以得到時(shí)間T1為

由于粗鏈的分辨率Δτs較大，當(dāng)鑒相器輸出為高電平時(shí)，REF信號(hào)已經(jīng)領(lǐng)先DUT信號(hào)時(shí)間T2.然后通過接口電路，將鑒相器出現(xiàn)第一個(gè)高電平時(shí)所對應(yīng)的REF和DUT信號(hào)分別接入細(xì)鏈的上級鏈和下級鏈.這樣DUT'信號(hào)通過細(xì)鏈不斷追趕REF'信號(hào)(粗鏈的REF經(jīng)過接口電路的處理后和細(xì)鏈的REF'信號(hào)相對應(yīng)).同理，細(xì)鏈中鑒相器的所有輸出組成一組溫度計(jì)碼(對應(yīng)十進(jìn)制的N2)，可得到時(shí)間T2為

綜上，待測信號(hào)DUT的抖動(dòng)測量值為

2.2 電路設(shè)計(jì)

2.2.1 可調(diào)數(shù)控延時(shí)單元

可調(diào)延時(shí)單元(DCDC)是多精度VDL電路的基本單元，本文采用的數(shù)控延時(shí)單元由反相器和一對PMOS管組成［7］，如圖 3所示.工作原理為:當(dāng)控制信號(hào)Vctrl為高電平時(shí)，M1工作在積累區(qū)，而M2工作在耗盡區(qū).這對PMOS晶體管的電容是積累區(qū)電容和耗盡區(qū)電容之和.當(dāng)Vctrl為低電平時(shí)，類似地，電容為反型電容和耗盡區(qū)之和.所以Vctrl在高電平和低電平時(shí)，這對PMOS管的總電容發(fā)生變化.經(jīng)過分析，該結(jié)構(gòu)的總電容變化約幾百aF，而反相器負(fù)載電容的變化就會(huì)引起反相器延時(shí)的差異，這樣就可以獲得高分辨率.

圖3 可調(diào)數(shù)控延時(shí)單元

2.2.2 改進(jìn)型鑒相器

圖4(a)是一基本模擬鑒相器.本文在文獻(xiàn)［4］的基礎(chǔ)上，從對稱性的角度考慮，通過優(yōu)化局部電路，將傳統(tǒng)鑒相器的對稱性(虛線框中的或門)進(jìn)一步提高，這樣保證了2個(gè)輸入信號(hào)的負(fù)載一致，從而提高測量的穩(wěn)定性.

如圖4(b)所示，傳統(tǒng)鑒相器采用標(biāo)準(zhǔn)單元庫的或門，該結(jié)構(gòu)并不對稱，從而導(dǎo)致延時(shí)鏈負(fù)載電容不匹配，鑒相器的輸入波形就會(huì)因負(fù)載不同導(dǎo)致上升時(shí)間不同而出現(xiàn)交叉，這樣鑒相器就會(huì)出現(xiàn)誤判.本文采用完全對稱的或門結(jié)構(gòu)，解決上述問題，如圖4(c)所示.

圖4 改進(jìn)型鑒相器電路

2.3 電路實(shí)現(xiàn)與分析

多精度VDL電路采用數(shù)字設(shè)計(jì)流程，并在TSMC 130 nm工藝節(jié)點(diǎn)上實(shí)現(xiàn)，最終版圖面積為0.043 mm2，如圖5所示.

圖5 多精度VDL版圖

以輸入時(shí)鐘信號(hào)頻率800 MHz為例，對多精度VDL電路進(jìn)行后仿真，得到圖6所示的柱狀圖.整個(gè)電路的測量誤差為2.11%.

圖6 實(shí)驗(yàn)測量抖動(dòng)柱狀圖

3 多精度VRO方案與實(shí)現(xiàn)

3.1 方案描述

本文提出了一種多精度VRO方案，整體框圖如圖7所示.

時(shí)鐘信號(hào)Clock經(jīng)過單周期采樣電路后，生成時(shí)序差異等于一個(gè)周期的2個(gè)信號(hào)S和Sd(S領(lǐng)先Sd一個(gè)周期).這2個(gè)信號(hào)分別通過MUX之后連接至振蕩回路1和振蕩回路2.通過延遲選擇信號(hào)改變它們的回路結(jié)構(gòu)，可以得到不同的振蕩周期值，從而獲得不同的測量分辨率.

圖7 多精度VRO方案

假定振蕩回路1和振蕩回路2的振蕩周期的差值為Δτ，復(fù)位信號(hào)有效時(shí)計(jì)數(shù)器記錄值為m，則可以通過以下公式計(jì)算被測時(shí)鐘周期Tp以及抖動(dòng)值J:

式中，Tideal為時(shí)鐘信號(hào)Clock的理想周期值.

3.2 電路設(shè)計(jì)

3.2.1 數(shù)控振蕩器

數(shù)控振蕩器采用如圖8所示的結(jié)構(gòu)［8］.當(dāng)某一級三態(tài)緩沖器的輸入有效時(shí)，驅(qū)動(dòng)電流加載到對應(yīng)的緩沖器中，改變延時(shí)特性，圖中的每一個(gè)三態(tài)緩沖器都由一個(gè)控制位來控制.

圖8 數(shù)控振蕩器

3.2.2 單周期采樣電路

單周期采樣電路可以對被測信號(hào)連續(xù)的2個(gè)上升沿進(jìn)行采樣，其結(jié)構(gòu)如圖9所示［9］，該電路由3個(gè)觸發(fā)器構(gòu)成.Reset信號(hào)是整個(gè)電路的外部復(fù)位信號(hào)，用來復(fù)位觸發(fā)器1;Reset1信號(hào)用來復(fù)位觸發(fā)器2和觸發(fā)器3，它是由外部復(fù)位信號(hào)和鑒相器的輸出通過邏輯與運(yùn)算后得到，所有觸發(fā)器都由低電平復(fù)位.

圖9 單周期采樣電路

3.3 電路實(shí)現(xiàn)與分析

多精度VRO電路的實(shí)現(xiàn)同樣采用TSMC 130 nm 工藝，整個(gè)電路面積為0.026 mm2，版圖見圖10.

圖10 多精度VRO版圖

仿真中注入了3個(gè)不同的抖動(dòng)值，分別為時(shí)鐘周期Tp的0%，1%及10%.首先輸入抖動(dòng)為零，可以測得電路的時(shí)鐘周期Tp;1%Tp約等于電路的測量分辨率，可以驗(yàn)證電路的測量分辨率;一般對于數(shù)字系統(tǒng)的設(shè)計(jì)者來說，可容忍的時(shí)鐘信號(hào)抖動(dòng)一般不超過 ±10%Tp.實(shí)驗(yàn)中，輸入時(shí)鐘頻率設(shè)為800 MHz，經(jīng)仿真得到表1所示測量結(jié)果.

表1 仿真結(jié)果 ps

HSIM仿真結(jié)果表明，本文所設(shè)計(jì)的抖動(dòng)測量電路的最高測量分辨率約為8.3 ps，電路測量誤差約為3.3 ps，單個(gè)周期的測量時(shí)間小于1 μs.由于游標(biāo)振蕩器電路采用全數(shù)字設(shè)計(jì)，所以對工藝變化有較好的抵抗力.

4 MRV電路分析

在TSMC 130 nm工藝平臺(tái)下，多精度VDL和傳統(tǒng)VDL對比分析如表2所示.表3是基于MRV原理改進(jìn)后2種電路的數(shù)據(jù)對比.可以看出:MRV在不影響原有測量精度的前提下，較大幅度地減少了測量時(shí)間和面積開銷;多精度VDL的分辨率優(yōu)于多精度VRO的分辨率，面積開銷略大于VRO，而多精度VRO的測量范圍遠(yuǎn)大于VDL的范圍，同時(shí)其測量誤差值小于VDL.

表2 多精度VDL與傳統(tǒng)VDL方案對比

表3 MRV下的2種方案對比

5 結(jié)語

本文針對傳統(tǒng)鎖相環(huán)抖動(dòng)測量問題，提出了一種基于MRV原理的抖動(dòng)BIST技術(shù).將MRV原理運(yùn)用在VDL和VRO技術(shù)中，在TSMC 130 nm工藝平臺(tái)下，對2種方案進(jìn)行改進(jìn)電路的實(shí)現(xiàn).數(shù)據(jù)表明，多精度VDL和多精度VRO在不同方面具有不同的優(yōu)勢:在對測量分辨率和時(shí)間成本要求較高的情況下，VDL比VRO更具有優(yōu)勢，而在測量穩(wěn)定性和面積開銷方面，VRO更有優(yōu)勢.

［1］Herzel F，Osmany S A，Scheytt J C.Analytical phasenoise modeling and charge pump optimization for fractional-PLLs［J］.IEEE Transactions on Circuits and Systems，2010，57(8):1914-1924.

［2］Kinger R，Narasimhawsamy S，Sunter S.Experiences with parametric BIST for production testing PLLs with picosecond precision［C］//IEEE International Test Conference.Austin，USA，2010:1-9.

［3］Cheng N C D，Lee Y，Chen J J.A 2-ps resolution wide range bist circuit for jitter measurement［C］//IEEE Asian Test Symposium.Beijing，China，2007:219-223.

［4］Nose K，Kajita M，Mizuno M.A 1-ps resolution jittermeasurement macro using interpolated jitter oversampling［J］.IEEE Journal of Solid-State Circuits，2006，41(12):2911-2920.

［5］Chan A H，Roberts G W.A jitter characterization system using a component-invariant vernier delay line［J］.IEEE Transaction on Very Large Scale Integration Systems，2004，12(1):79-95.

［6］Li G H，Chou H P.A high resolution time-to-digital converter using two level vernier delay line technique［C］//IEEE Nuclear Science Symposium Conference.Honolulu，USA，2007:276-280.

［7］Yoo S S，Choi Y C，Song H J，et al.A 5.8-GHz highfrequency resolution digitally controlled oscillator for using the difference between inversion and accumulation mode capacitance of pMOS varactors［J］.IEEE Transactions on Microwave Theory and Techniques，2011，59(2):375-381.

［8］Hsu H J，Huang S Y.A low-jitter ADPLL via a suppressive digital filter and an interpolation-based locking scheme［J］.IEEE Transactions on Very Large Scale Integration Systems，2011，19(1):165-170.

［9］Li C Y，Chou C Y，Chang T Y.A self-referred clock jitter measurement circuit in wide frequency range［C］//IEEE Asian Test Symposium.Fukuoka，Japan，2006:313-317.

Optimization and implementation of PLL jitter BIST circuit based on MRV technique

Cai Zhikuang Xu Liang Ren Lizheng Xu Haobo Shi Longxing
(National ASIC System Engineering Research Center，Southeast University，Nanjing 210096，China)

Abstract:In order to overcome the drawbacks of PLL(phase-locked loops)on-chip jitter measurement circuits based on the traditional vernier principle，a novel MRV(multi-resolution vernier)BIST(built-in self-test)scheme is proposed.The principle can not only greatly reduce circuit area，but also effectively ensure the test precision and reduce the impact of PVT.MRV is applied to two typical jitter measurement circuits，namely the VDL(vernier delay line)and VRO(vernier ring oscillator).In the VDL scheme，the single stage delay line is improved by two level delay lines，in which fine and coarse resolution delay cells are used.In the VRO scheme，according to the scope of signals to be measured，the circuit can provide corresponding resolutions dynamically by controlling the frequency of the oscillators.Designed in TSMC 130 nm CMOS process，these two techniques are compared in terms of timing resolution，area overhead，the range of measurement and error.

Key words:phase-locked loop(PLL);built-in self-test(BIST);multi-resolution vernier(MRV);jitter;vernier delay line(VDL);vernier ring oscillator(VRO)

中圖分類號(hào):TN47

A

1001－0505(2014)03-0482-05

doi:10.3969/j.issn.1001 －0505.2014.03.006

收稿日期:2013-10-25.

蔡志匡(1983—)，男，博士生;時(shí)龍興(聯(lián)系人)，男，博士，教授，博士生導(dǎo)師，lxshi@seu.edu.cn.

基金項(xiàng)目:國家科技重大專項(xiàng)資助項(xiàng)目(2009ZX01031)、國家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)資助項(xiàng)目(2009AA011701)、國家自然科學(xué)基金資助項(xiàng)目(61006029).

蔡志匡，徐亮，任力爭，等.基于MRV原理的鎖相環(huán)抖動(dòng)BIST電路優(yōu)化與實(shí)現(xiàn)［J］.東南大學(xué)學(xué)報(bào):自然科學(xué)版，2014，44(3):482-486.［doi:10.3969/j.issn.1001 －0505.2014.03.006］