數(shù)字存儲(chǔ)示波器采樣信息處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

鐘惠球 林盛鑫 丁福財(cái)

數(shù)字存儲(chǔ)示波器采樣信息處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

鐘惠球1林盛鑫2丁福財(cái)3

（1.東莞理工學(xué)院 資產(chǎn)后勤管理處，廣東東莞 523808；2.東莞理工學(xué)院 電子工程學(xué)院，廣東東莞 523808；3.東莞理工學(xué)院 總務(wù)部，廣東東莞 523106）

提出采用現(xiàn)場可編程邏輯器件（FPGA）來設(shè)計(jì)數(shù)字存儲(chǔ)示波器的采樣信息處理系統(tǒng)，大大提高了系統(tǒng)設(shè)計(jì)的靈活性，硬件功能像軟件一樣可通過編程來修改，可快速更改數(shù)據(jù)采樣方法，修正采樣錯(cuò)誤，有效地提高數(shù)字存儲(chǔ)示波器的采樣效率和數(shù)據(jù)的可靠性。

數(shù)字存儲(chǔ)示波器；可編程邏輯器件；鎖相環(huán)；分頻器；等效采樣

隨著大規(guī)模集成電路技術(shù)、信號(hào)分析與處理技術(shù)及嵌入式微處理器軟硬件技術(shù)的迅速發(fā)展，現(xiàn)代電子測量技術(shù)與儀器領(lǐng)域也在不斷探討新的儀器結(jié)構(gòu)和新的測試?yán)碚摷胺椒ǎ?］。數(shù)字存儲(chǔ)示波器作為電子測量系統(tǒng)中應(yīng)用最為普遍的電子測量儀器之一。國外智能化數(shù)字電子測量儀發(fā)展迅速，正逐步取代采用大量分立組件和集成塊，電路復(fù)雜，體積龐大，操作繁的傳統(tǒng)電子測量儀器，正以高頻率、高帶寬、高智能和高集成方向發(fā)展。而目前國內(nèi)數(shù)字示波器技術(shù)發(fā)展與國外相比，仍存在很大的距離，在生產(chǎn)和研究中使用的高端電子測量儀器還基本上靠進(jìn)口，而且價(jià)格昂貴。數(shù)字存儲(chǔ)示波器集A/D技術(shù)、ASIC技術(shù)、FPGA技術(shù)、ARM技術(shù)，LCD顯示技術(shù)于一體［2］，具有極高的技術(shù)含量、很強(qiáng)的實(shí)用性和巨大的市場潛力。這對(duì)我國電子測量儀器的設(shè)計(jì)理論和方法提出了新的挑戰(zhàn)，促使我們在引進(jìn)、消化、吸收國外新型電子測量儀的基礎(chǔ)上，盡快推出具有自主知識(shí)產(chǎn)權(quán)的智能化數(shù)字電子測量儀。

1 數(shù)字存儲(chǔ)示波器采樣信息處理系統(tǒng)的總體設(shè)計(jì)

數(shù)字存儲(chǔ)示波采用雙處理器（ARM+FPGA）的嵌入式系統(tǒng)設(shè)計(jì)［2］方案，ARM內(nèi)嵌WINCE操作系統(tǒng)，采樣信息處理系統(tǒng)主要在FPGA里完成。如圖1所示：

圖1 采樣信息處理系統(tǒng)功能模塊圖

本設(shè)計(jì)采用了硬件描述語言（VHDL），通過從上層到下層逐層描述的設(shè)計(jì)模式，在FPGA里實(shí)現(xiàn)了采樣信息處理系統(tǒng)功能，把采樣信息處理系統(tǒng)主要分為PLL鎖相環(huán)功能模塊、分頻器功能模塊、FIFO功能模塊、等效采樣功能模塊、芯片驅(qū)動(dòng)功能模塊［3］和ARM接口通信控制模塊，這些模塊都是通過VHDL代碼實(shí)現(xiàn)的，并非真實(shí)存在這些模塊芯片，而是由FPGA通過VHDL語言對(duì)硬件進(jìn)行描述例化而成。每個(gè)模塊的實(shí)現(xiàn)都必須了解其模塊對(duì)應(yīng)的硬件的功能與原理［3］。

由圖1可知FPGA的各模塊之間的關(guān)系，圖2為采樣信息處理系統(tǒng)具體數(shù)據(jù)采樣流程圖。

圖2 采樣信息處理系統(tǒng)數(shù)據(jù)采樣流程圖

2 數(shù)字存儲(chǔ)示波器采樣信息處理系統(tǒng)的主要模塊設(shè)計(jì)

2.1 ARM接口通信控制模塊設(shè)計(jì)

ARM接口通信控制模塊為主要的控制模塊，主要有兩個(gè)作用：

1）減少ARM接口的占用。由于ARM作為主控芯片的控制模塊，引腳數(shù)量有限。如果ARM接口直接與FPGA接口相連，會(huì)占用ARM過多的接口。

2）減少ARM和FPGA相連的信號(hào)線存在各種干擾，由于有時(shí)會(huì)出現(xiàn)毛刺現(xiàn)象，會(huì)影響測量效果，降低了測量的穩(wěn)定準(zhǔn)確。

2.2 PLL模塊設(shè)計(jì)

PLL是一種反饋環(huán)路［4］，主要組成包括相位相位頻率檢測器（PFD）、電葆泵（CP）、環(huán)路濾波器（LF），壓控振蕩器（VCO）和反饋計(jì)數(shù)器M。主要作用就是把內(nèi)部/外部時(shí)鐘的相位和頻率同步于輸入?yún)⒖紩r(shí)鐘，共同完成相位調(diào)整。PLL鎖相環(huán)技術(shù)在FPGA中的應(yīng)用，其實(shí)就是一個(gè)時(shí)鐘合成器，采用過Quartus II的MegaWizard外掛插件管理器實(shí)現(xiàn)PLL的設(shè)計(jì)。

2.3 FIFO模塊設(shè)計(jì)

FIFO是RAM的一種，通過Quartus II的LPM/MegaFunction宏功能模塊庫，同時(shí)采用MegaWizard外掛插件管理器實(shí)現(xiàn)FIFO的設(shè)計(jì)。首先選擇FIFO的深度，這里選擇8位。接著選擇觸發(fā)方式，然后選擇讀時(shí)鐘與寫時(shí)鐘等等，使用MegaWizard外掛插件管理器可以完成，在這里不再贅述。最后生成FIFO的例化元件。

2.4 分頻器功能模塊設(shè)計(jì)

分頻器功能模塊，實(shí)際是一個(gè)時(shí)鐘分配器，因?yàn)镻LL輸出有限，且占用較多的系統(tǒng)資源，分頻器對(duì)從PLL輸出的時(shí)鐘進(jìn)行再次倍頻和分頻處理，分頻器比較靈活，可以通過編程，設(shè)計(jì)各種各樣的頻率。每個(gè)功能模塊都需要時(shí)鐘作為時(shí)序驅(qū)動(dòng)，此模塊比較重要，時(shí)序錯(cuò)誤，將影響整個(gè)模塊的穩(wěn)定性與準(zhǔn)確性。本課題需要設(shè)計(jì)一個(gè)可設(shè)預(yù)置數(shù)的分配器，主要的功能是當(dāng)輸入端輸入給定的不同數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，由計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)而成［5］。如圖3所示。

端口說明：

CLK為時(shí)鐘輸入端，由PLL與一個(gè)輸出端作為分頻器的時(shí)鐘上。其時(shí)鐘值為1 GHz。

CLR為復(fù)位信號(hào)，讓計(jì)算器重新計(jì)數(shù)。

D［19..0］為預(yù)置值輸入端，是一個(gè)20位的預(yù)置值，因最小輸出值設(shè)為1 KHz，通過計(jì)算從1 GHz分頻為1 KHz，需要220，即20位。

FOUT為輸出端，輸出其預(yù)置值對(duì)應(yīng)的需求輸出值。

2.5 等效采樣功能模塊設(shè)計(jì)

等效采樣功能模塊包括被測信號(hào)與等效時(shí)鐘信號(hào)處理兩部分［6］。前者用來計(jì)數(shù)被測信號(hào)的頻率，后者用于完成計(jì)算等效采樣頻率以及計(jì)算采樣點(diǎn)數(shù)，再參與等效采樣的采樣點(diǎn)序列排序算法運(yùn)算。

圖3 分頻器功能模塊例化組件

3 數(shù)字存儲(chǔ)示波器采樣信息處理系統(tǒng)的實(shí)驗(yàn)結(jié)果分析

通過等效采樣功能模塊與FIFO功能模塊分別得到采樣點(diǎn)的電壓值與采樣點(diǎn)的序列值，把數(shù)據(jù)傳送到ARM，由WINCE進(jìn)行進(jìn)一步的處理，圖4為被測信號(hào)在示波器上的波形，直接連接示器觀看。記下波形，目的是為了與通過采樣信息處理系統(tǒng)后重現(xiàn)被測信號(hào)波形作比較。

圖4 被測信號(hào)波形圖

圖5 被測信號(hào)重現(xiàn)波形圖

圖5 為該采樣信息處理系統(tǒng)對(duì)被測信號(hào)進(jìn)行等效采樣后得到的波形重現(xiàn)，與圖4作比較可知，與被測信號(hào)仍存在著一定差異，經(jīng)過分析，需要加入排除毛刺和隨機(jī)干擾信號(hào)，一般通過兩種方法來進(jìn)行，第一種方法是延時(shí)技術(shù)，主要在信號(hào)上設(shè)置微量的延時(shí)，或延時(shí)采樣，使處理過的信號(hào)在輸出能避開毛刺，一般的操作是通過使用時(shí)序組件來實(shí)現(xiàn)延時(shí)的目的，另一種方法就是增加一個(gè)信號(hào)濾波器，把毛刺和隨機(jī)干擾信號(hào)濾掉，主要的方法是增加D觸發(fā)器，當(dāng)多個(gè)D觸發(fā)器的輸出都為1時(shí)才確定為真正的觸發(fā)，有效排除了非真實(shí)信號(hào)觸發(fā)的可能性，如圖6所示。

圖6 被測信號(hào)重現(xiàn)波形圖（增加D觸發(fā)器）

4 結(jié)語

通過使用VHDL語言，使用QuartusII為FPGA的集成開發(fā)平臺(tái)，根據(jù)FPGA與VHDL的開發(fā)流程，詳細(xì)給出了各個(gè)功能模塊的實(shí)現(xiàn)過程。完成在FPGA可編程器件上實(shí)現(xiàn)數(shù)字存儲(chǔ)示波器的采樣信息處理系統(tǒng)，還需增加更多的模塊來完善系統(tǒng)的不細(xì)致的部分。

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Design and Implementation of SamplingInformation Processing System in DSO

ZHONG Hui-qiu1LIN Sheng-x in2DING Fu-cai3

（1.Logistics and Management Division，Dongguan University of Technology，Dongguan 523808，China；2.College of Electronic Engineering，Dongguan University of Technology，Dongguan 523808，China；3.General Affairs Department，Dongguan University of Technology，Dongguan 523106，China）

This thesis makes use of field programmable logic device（FPGA）to design a sampling digital storage oscilloscope Information Processing module，greatly improving the flexibility of system design.Hardware functions can be changed as software can be programmed.Moreover，you can ruickly change the data sampling methods and correct sampling errors in order to increase the sampling efficiency of digital storage oscilloscope and data reliability.

FPGA；Phase-Locked Loop；divider；eruivalent sampling

TN77

A

1009—0312（2014）03—0017—04

2014-06-03

鐘惠球（1980—），男，廣東東莞人，工程師，主要從事軟件工程研究。