漏極接觸孔到柵間距對GGNMOS保護(hù)器件的影響

吳曉鵬， 楊銀堂， 董 剛， 高海霞

(西安電子科技大學(xué) 寬禁帶半導(dǎo)體材料與器件教育部重點實驗室，陜西 西安 710071)

隨著IC工藝尺寸的縮小和制造技術(shù)的進(jìn)步，新工藝不斷出現(xiàn)以實現(xiàn)功能電路的性能提高，例如輕摻雜漏(Lightly Doped Drain，LDD)和金屬硅化物(Silicide)工藝等[1-5]．其中的金屬硅化物工藝在深亞微米集成電路中已被廣泛采用，該工藝可降低器件源區(qū)和漏區(qū)的薄層電阻值，使擴(kuò)散區(qū)電阻值從幾十歐姆量級降低為幾歐姆，達(dá)到提高電路工作速度的目的．但當(dāng)在輸出單元中使用金屬硅化物器件時，由于其源/漏區(qū)電阻降低，使得靜電放電(ElectroStatic Discharge，ESD)大電流從管腳進(jìn)入器件的源/漏區(qū)，并產(chǎn)生尖端放電，最終導(dǎo)致器件損毀，降低了靜電保護(hù)器件的性能．

在全金屬硅化物工藝中，由于源區(qū)、漏區(qū)的薄層電阻量級很小，所以漏接觸孔到柵間距(Drain Contact to Gate Spacing，DCGS)和源接觸孔到柵間距(Source Contact to Gate Spacing，SCGS)變化對保護(hù)器件的性能影響不大．但是對于采用了金屬硅化物屏蔽工藝的保護(hù)器件，由于源/漏區(qū)屏蔽了硅化物擴(kuò)散，使得該區(qū)域電阻率不會減小，這避免了由器件表面電流聚集而導(dǎo)致的ESD魯棒性下降[6]．此時，接觸孔到柵間距就成為影響保護(hù)器件性能的關(guān)鍵版圖參數(shù)．由于在保護(hù)器件工作期間源極擴(kuò)散區(qū)的電流流動與熱擴(kuò)散相比漏區(qū)可以忽略．因此，對于柵接地N型金屬氧化物半導(dǎo)體(GGNMOS)保護(hù)器件，SCGS對保護(hù)性能沒有明顯影響[7]．筆者基于測試結(jié)果，研究了DCGS變化對保護(hù)器件魯棒性的影響，并結(jié)合器件仿真結(jié)果分析了保護(hù)器件的電熱分布特性，解釋了失效電流水平趨于飽和趨勢現(xiàn)象的物理機(jī)制．

1 不同DCGS值的GGNMOS保護(hù)器件測試分析

圖1 GGNMOS保護(hù)器件版圖的參數(shù)示意圖

GGNMOS器件是基于互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝的集成電路中應(yīng)用非常廣泛的一種靜電保護(hù)器件，它具有工藝兼容性好、保護(hù)特性良好的特點[7]．通常這種器件具有較大的寬長比，其柵極和源極同時接地，漏極則連接需要保護(hù)的輸入/輸出焊盤(Input/Output PAD， I/O PAD)．圖1為GGNMOS保護(hù)器件版圖參數(shù)示意圖，為了提升保護(hù)器件的性能，文中器件在制造時使用了硅化物屏蔽(Salicide Blocking， SAB)工藝．器件的關(guān)鍵版圖參數(shù)有:溝道寬度、溝道長度、漏極接觸孔到柵間距(Drain Contact to Gate Space， DCGS)、源極接觸孔到柵間距(Source Contact to Gate Space， SCGS)以及源極擴(kuò)散到襯底接觸擴(kuò)散間距(Source-diffusion to Bulk-contact-diffusion space， SB)．文中流片器件為單叉指GGNMOS結(jié)構(gòu)，其寬長比為50/0.8，SB值則利用文獻(xiàn)[8]研究結(jié)果根據(jù)保護(hù)器件觸發(fā)電壓的設(shè)計指標(biāo)選為 2 μm．

從以往的研究可知，非金屬硅化物或帶有金屬硅化物屏蔽的GGNMOS保護(hù)器件的DCGS值是與ESD性能有關(guān)的關(guān)鍵參數(shù)[7，9]，它定義了保護(hù)器件寄生橫向雙極晶體管(LNPN)的集電結(jié)接觸孔位置，并決定了漏區(qū)鎮(zhèn)流電阻的大小，對于器件均勻?qū)ê蜔釗p傷承受能力有很大影響．

下面通過傳輸線脈沖(TLP)測試考察DCGS與器件二次擊穿電流的關(guān)系．對W/L為 50/0.8，SCGS和SB間距分別為 0.75 μm 和 2 μm 的GGNMOS器件進(jìn)行TLP測試，得到的I-V特性曲線，如圖2所示．從圖2可見，隨著DCGS的增大，保護(hù)器件的二次擊穿電流It2為增大趨勢．從圖3所示的單位寬度二次擊穿電流與DCGS的關(guān)系曲線可以看出，當(dāng)DCGS剛開始增大時，失效電流水平幾乎是成倍地快速增大，但當(dāng)DCGS增大到一定值后，失效電流值增速明顯降低，而趨于飽和值．以往文獻(xiàn)認(rèn)為，It2隨DCGS增大的主要原因，是漏區(qū)鎮(zhèn)流電阻的增大[10]．但從圖2的I-V測試曲線可以看出，曲線斜率在DCGS變化期間變化不明顯，也就是說保護(hù)器件的開啟電阻值波動微弱．據(jù)此推斷，It2改善的主因需要進(jìn)一步分析和研究．下面結(jié)合器件仿真方法，從電熱分布角度分析DCGS改變對保護(hù)器件失效電流水平影響的物理機(jī)制．

圖2 不同DCGS時保護(hù)器件的TLP測試曲線圖3 DCGS變化時保護(hù)器件的It2值變化趨勢

2 物理機(jī)制分析

圖4 DCGS變化時漏區(qū)水平方向上的電子電流密度峰值及其位置的變化情況

當(dāng)DCGS值增大時，在正向ESD應(yīng)力下的反偏漏襯結(jié)電容值會增大[6， 11]，并且由于靜電應(yīng)力注入的總電荷不變，所以結(jié)上的電壓將隨DCGS的增大而減小，從而導(dǎo)致寄生LNPN導(dǎo)通面積較大．這有助于擴(kuò)展ESD電流沿著叉指寬度更均勻分布，從而改善了二次擊穿電流的有效值．圖4為當(dāng)DCGS取值變化時，漏區(qū)中電子電流密度峰值在水平方向上的分布示意圖．從圖4可見，當(dāng)DCGS增大時，電子電流密度的峰值呈增大趨勢，這驗證了之前It2值隨DCGS增大的實驗結(jié)果．同時，電流峰值的位置也隨DCGS的增大而向遠(yuǎn)離溝道的方向移動，說明ESD電流的分布范圍擴(kuò)大，即導(dǎo)通面積增大，這減小了器件尖端放電的風(fēng)險，提高了保護(hù)器件的魯棒性水平．另一方面，漏擴(kuò)散區(qū)中的薄層電阻值[6]可表示為

(1)

其中，ρ為電阻率，W為器件寬度，A為漏區(qū)在ESD應(yīng)力下的導(dǎo)通面積．當(dāng)DCGS增大時，薄層電阻值將增大．但是，根據(jù)前述分析可知，DCGS的增大還伴隨著導(dǎo)通面積的增大以及漏襯結(jié)反偏電壓的下降，因此，寄生LNPN管的有效導(dǎo)通電阻會減小．這解釋了圖2中保護(hù)器件的總導(dǎo)通電阻值在較大的DCGS值下增幅趨于飽和的現(xiàn)象．

為了進(jìn)行保護(hù)器件的熱分析，需要在ISE TCAD仿真文件中加入熱力學(xué)模型，從而實現(xiàn)對ESD大電流應(yīng)力在保護(hù)器件內(nèi)部產(chǎn)生的熱效應(yīng)仿真．在熱力學(xué)模型中不僅需要求解泊松方程、電子和空穴連續(xù)性方程，還需要求解如下的晶格熱流方程[12]:

其中，c為晶格熱容，k為熱導(dǎo)率，Pn和Pp分別為電子和空穴的絕對熱電功率，φp和φp分別為電子和空穴準(zhǔn)費米能級，Jn和Jp分別為電子電流密度和空穴電流密度，Ec和Ev分別為導(dǎo)帶底能量和價帶頂能量，R為復(fù)合率，kB為玻耳茲曼常數(shù)．

圖5 DCGS變化時漏區(qū)水平方向上的晶格溫度峰值及其位置的>變化情況

基于上述模型進(jìn)行器件仿真，可得到保護(hù)器件的熱分布情況．圖5給出了DCGS變化時，漏區(qū)水平方向上的晶格溫度峰值及其位置的變化情況．當(dāng)DCGS增大時，漏區(qū)水平方向上晶格溫度的峰值呈減小趨勢；根據(jù)上述分析，這是由于漏區(qū)導(dǎo)通面積增大，導(dǎo)致器件熱容積增大，使得有利于散熱產(chǎn)生的結(jié)果．同時，從峰值溫度在水平方向上的X軸坐標(biāo)變化趨勢看出，峰值溫度的位置是隨DCGS的增大而向漏區(qū)中心轉(zhuǎn)移的，進(jìn)一步降低了保護(hù)器件熱損傷的風(fēng)險．因此，DCGS的變化影響著整個保護(hù)器件的電流以及熱分布，并決定了保護(hù)器件的ESD魯棒性水平．

為了全面分析DCGS變化對電流及熱分布的影響，還對漏區(qū)垂直方向上的電流以及熱分布情況進(jìn)行了仿真分析．圖6為不同DCGS時漏區(qū)垂直方向上的電子電流密度分布的情況．由圖6可見，不同DCGS值下的電子電流密度在垂直方向上的分布均呈下降趨勢，DCGS越大，電流密度峰值越低．但是峰值在垂直方向上出現(xiàn)的位置幾乎不變，均出現(xiàn)在靠近漏區(qū)表面的位置．這說明DCGS的增大，使漏區(qū)下方的電流密度峰值減小，改善了電流聚集的密集程度，但卻并沒有令峰值位置向襯底深處擴(kuò)展．也就是說，與DCGS增大改善了電流密度峰值在漏區(qū)水平方向上位置分布不同，改變DCGS的值不影響電流密度峰值在漏區(qū)下方的位置．

圖6 不同DCGS時漏區(qū)垂直方向上的電子電流密度的分布情況圖7 不同DCGS時漏區(qū)垂直方向上的晶格溫度分布情況

另一方面，從圖7所示的不同DCGS時漏區(qū)垂直方向上的晶格溫度分布情況可以看出，首先，當(dāng)DCGS較小時，由于器件漏區(qū)的導(dǎo)通面積和熱容積均較小，結(jié)深內(nèi)的溫度非常高，達(dá)到約 1 580 K，接近硅熔點溫度，此時器件極易損傷．因此，如圖3的測試結(jié)果所示，此時的保護(hù)器件具有較低的ESD水平．而隨著DCGS的增大，結(jié)內(nèi)的晶格溫度峰值呈下降趨勢，尤其是當(dāng)DCGS從 1 μm 增大到 2 μm 時，結(jié)內(nèi)溫度降低了近50%，約為 755 K．其次，由于NMOS具有淺結(jié)結(jié)構(gòu)特點，使晶格溫度在整個結(jié)深上均處于峰值溫度，進(jìn)入襯底后晶格溫度才逐漸下降，且DCGS越小，則溫差越顯著．當(dāng)DCGS增大到 2 μm 時，漏區(qū)內(nèi)與襯底中的晶格溫度變化顯著變緩．而當(dāng)DCGS增大到 4 μm 和 6 μm 時，漏區(qū)內(nèi)的晶格溫度幾乎與襯底相同．說明當(dāng)DCGS增大到一定閾值時，器件漏區(qū)的熱容積滿足在ESD應(yīng)力下的散熱要求，所以漏區(qū)與襯底中的晶格溫度達(dá)到一致，此時，如果再增大DCGS，對防止保護(hù)器件的熱損傷就沒有明顯改善效果了．這也解釋了圖3的測試結(jié)果中，It2在DCGS達(dá)到 4 μm 和 6 μm 時，趨于飽和的現(xiàn)象．

3 結(jié) 束 語

研究了基于金屬硅化物屏蔽工藝的GGNMOS保護(hù)器件中DCGS參數(shù)對其ESD水平的影響．研究表明，漏區(qū)水平方向上的電熱性能隨DCGS的增大而得到改善，是保護(hù)器件ESD水平提高的主要原因．同時具有不同DCGS的保護(hù)器件漏區(qū)下方晶格溫度的分布變化趨勢，解釋了保護(hù)器件二次擊穿電流隨DCGS值的增大呈飽和趨勢的原因．文中研究工作對深亞微米GGNMOS ESD保護(hù)器件的版圖優(yōu)化設(shè)計具有一定的參考意義．

[1] Fukasaku K, Yamazaki T, Kanno M. Origin ofIt2Drop Depending on Process and Layout with Fully Silicided GGMOS[C]//Electrical Overstress/Electrostatic Discharge Symposium. Piscataway: IEEE, 2011: 1-6.

[2] Iyer N M, Jiang H, Yap H K, et al. Engineering Fully Silicided Large MOSFET Driver for MaximumIt1Performance[C]//Electrical Overstress/Electrostatic Discharge Symposium. Piscataway: IEEE, 2010: 1-6.

[3] Iyer N M, Jiang H, Yap H K, et al. ESD Engineering Fully Silicided Large MOSFET Driver for MaximumIt1Performance[J]. IEEE Transactions on Device and Materials Reliability, 2011, 11(4): 516-521.

[4] 劉紅俠, 劉青山. 0.18 μm CMOS工藝下的新型ESD保護(hù)電路設(shè)計[J]. 西安電子科技大學(xué)學(xué)報, 2009, 36(5): 867-870.

Liu Hongxia, Liu Qingshan. Analysis and Design of Novel ESD Protection Circuit in 0.18 μm CMOS Process [J]. Journal of Xidian University, 2009, 36(5): 867-870.

[5] 杜鳴, 郝躍. CMOS工藝中柵耦合ESD保護(hù)電路[J]. 西安電子科技大學(xué)學(xué)報, 2006, 33(4): 547-549.

Du Ming, Hao Yue. Design of the ESD Protection Circuit with the Gate-couple Technique in CMOS Technology[J]. Journal of Xidian University, 2006, 33(4): 547-549.

[6] Chen T, Ker M. Analysis on the Dependence of Layout Parameters on ESD Robustness of CMOS Devices for Manufacturing in Deep-submicron CMOS Process[J]. IEEE Transactions on Semiconductor Manufacturing, 2003, 16(3): 486-500.

[7] Amerasekera E A, Duvvury C, Anderson W, et al. ESD in Silicon Integrated Circuits[M]. New York: Wiley, 2002: 328.

[8] 吳曉鵬, 楊銀堂, 高海霞, 等. 基于深亞微米工藝的柵接地NMOS靜電放電保護(hù)器件襯底電阻模型研究[J]. 物理學(xué)報, 2013, 62(4): 047203.

Wu Xiaopeng, Yang Yintang, Gao Haixia, et al. A Compact Model of Substrate Resistance for Deep Sub-micron Gate Grounded NMOS Electrostatic Discharge Protection Device [J]. Acta Physica Sinica, 2013, 62(4): 047203.

[9] Oh K, Duvvury C, Banerjee K, et al. Investigation of Gate to Contact Spacing Effect on ESD Robustness of Salicided Deep Submicron Single Finger NMOS Transistors[C]//Reliability Physics Symposium Proceedings. Piscataway: IEEE, 2002: 148-155.

[10] Mohan N, Kumar A. Modeling ESD Protection[J]. IEEE Potentials, 2005, 24(1): 21-24.

[11] Ker M, Chen T. Substrate-triggered Technique for On-chip ESD Protection Design in a 0.18 μm Salicided CMOS Process[J]. IEEE Transactions on Electron Devices, 2003, 50(4): 1050-1057.

[12] Zurich Integrated Systems Engineering Incorporated. ISE-TCAD Dessis Simulation User’s Manual[M]. Zurich: Integrated Systems Engineering, 2005: 55-56.