基于VHDL之CPU設(shè)計與實踐

徐愛萍， 張玉萍， 涂國慶

（武漢大學(xué)計算機(jī)學(xué)院，湖北武漢 430072）

基于VHDL之CPU設(shè)計與實踐

徐愛萍， 張玉萍， 涂國慶

（武漢大學(xué)計算機(jī)學(xué)院，湖北武漢 430072）

隨著大規(guī)模可編程邏輯器件的發(fā)展，EDA技術(shù)已成為硬件系統(tǒng)電路設(shè)計的重要手段?；贓DA技術(shù)的計算機(jī)組成原理整機(jī)實習(xí)通常在Quartus II仿真平臺上實現(xiàn)。早期均采用Block Diagram的設(shè)計方式，雖然設(shè)計過程直觀，但仿真調(diào)試?yán)щy，難以完全調(diào)試成功。本文研究了基于VHDL的靈活方便的CPU設(shè)計過程，該設(shè)計由取指、指令譯碼、指令執(zhí)行、存儲器接口、通用寄存器組和寄存器輸出六個組成部分，最后通過調(diào)試軟件直接觀察寄存器的值來驗證了設(shè)計的準(zhǔn)確性。本研究方法對改革該課程的整機(jī)實習(xí)，發(fā)揮學(xué)生的主動能動性，提高學(xué)生的自主創(chuàng)造能力具有很好的指導(dǎo)意義和實際參考價值。

計算機(jī)組成原理;CPU設(shè)計;整機(jī)實習(xí);VHDL

0 引言

計算機(jī)組成原理課程是計算機(jī)專業(yè)的一門重要專業(yè)基礎(chǔ)課程，它在計算機(jī)類專業(yè)的課程中起著承上啟下、軟硬件兼容的重要作用［1］。本課程的基礎(chǔ)課程是“數(shù)字邏輯電路”，在該課程實驗中學(xué)生受到過器件測試、單元電路設(shè)計，分析等方面的訓(xùn)練，在本實驗課的后續(xù)課程“微機(jī)系統(tǒng)與接口技術(shù)”中，學(xué)生將進(jìn)一步學(xué)習(xí)一些外圍電路芯片的開發(fā)應(yīng)用。因此，計算機(jī)組成原理課程主要著眼于計算機(jī)硬件系統(tǒng)的設(shè)計方法，介紹計算機(jī)的基本組織以及內(nèi)部各組成部件如何協(xié)調(diào)工作。為了加強(qiáng)該課程的實踐性教學(xué)環(huán)節(jié)，培養(yǎng)和訓(xùn)練學(xué)生在硬件方面的設(shè)計和動手能力，本課程結(jié)束后為學(xué)生開設(shè)整機(jī)實驗，要求設(shè)計一個能執(zhí)行一個指令系統(tǒng)的CPU，讓學(xué)生在理論與實踐相結(jié)合的基礎(chǔ)上，加深對整機(jī)概念的了解［2］，掌握控制器設(shè)計的方法與技術(shù)，從而提高學(xué)生自行設(shè)計、調(diào)試分析的獨(dú)立工作能力。隨著大規(guī)?？删幊踢壿嬈骷陌l(fā)展，EDA技術(shù)已成為硬件系統(tǒng)電路設(shè)計的重要手段［3-8］?；贓DA技術(shù)的計算機(jī)組成原理整機(jī)實習(xí)通常在Quartus II仿真平臺上實現(xiàn)［9］。早期均采用Block Diagram的設(shè)計方式，雖然設(shè)計過程直觀，但CPU仿真調(diào)試?yán)щy。本文研究了一個8位CPU設(shè)計實例，揭示了基于VHDL的CPU設(shè)計的方法與技術(shù)并調(diào)試成功，對學(xué)生自主完成基于VHDL的CPU設(shè)計具有很好的指導(dǎo)意義。

1 設(shè)計實例要求

中央處理器由控制器、運(yùn)算器和總線組成。運(yùn)算器由算術(shù)邏輯單元ALU、通用寄存器GR、程序狀態(tài)字寄存器PSW和ALU輸入端的選擇器組成?？刂破魇侨珯C(jī)的指揮中心，由程序計數(shù)器PC、指令寄存器IR、地址寄存器MAR、數(shù)據(jù)寄存器MDR、指令譯碼器、時序系統(tǒng)和組合邏輯信號發(fā)生器組成。程序計數(shù)器PC用以指出下條指令在主存中的存放地址，每取一個指令字PC增1;指令寄存器IR用來保存當(dāng)前正在執(zhí)行的一條指令的代碼;地址寄存器MAR用來存放當(dāng)前CPU訪問內(nèi)存單元的地址;數(shù)據(jù)寄存器MDR用來暫存由內(nèi)存儲器中讀出或?qū)懭雰?nèi)存的指令或數(shù)據(jù);指令譯碼器分別對操作碼字段、尋址方式字段、地址碼字段進(jìn)行譯碼，向控制器提供操作的特定信號;時序部件用來產(chǎn)生各種時序信號節(jié)拍周期信號，它由統(tǒng)一時鐘CLK分頻得到;組合邏輯控制器根據(jù)IR的指令、PSW中的狀態(tài)信息以及節(jié)拍，產(chǎn)生控制整個計算機(jī)系統(tǒng)所需的各種控制信號。它接收從控制器送來的命令并執(zhí)行響應(yīng)的動作，負(fù)責(zé)對數(shù)據(jù)的加工和處理。系統(tǒng)總線是CPU與主存儲器MEM相聯(lián)的總線，它包括地址總線AB、數(shù)據(jù)總線DB和控制總線CB。本研究擬設(shè)計的CPU結(jié)構(gòu)圖如圖1所示［10］。

本研究設(shè)計的指令系統(tǒng)包含傳送類指令、算術(shù)運(yùn)算類指令、邏輯運(yùn)算類指令和轉(zhuǎn)移指令。本指令系統(tǒng)優(yōu)先選取使用頻率最高的一些簡單指令，安排大多數(shù)指令在一個機(jī)器周期內(nèi)完成;采用LDRR/STRR結(jié)構(gòu)，即:只有LDRR(取數(shù))和STRR(存數(shù))兩種指令可以訪存，其余指令只能對存放在寄存器中的操作數(shù)進(jìn)行處理;采用較少的尋址方式和單、雙字長指令格式;控制部件采用可使速度提高的組合邏輯來實現(xiàn)。指令系統(tǒng)格式如表1所示，基本CPU指令集如表2所示。

2 實驗CPU總體設(shè)計

2.1 時序節(jié)拍的設(shè)計

圖1 RISC CPU結(jié)構(gòu)圖

表1 指令格式

表2 基本CPU指令集

實驗CPU中控制器的時序設(shè)計為3個節(jié)拍t1、t2和t3，供實驗CPU各部分使用。對單字長指令，t1節(jié)拍取指，對雙字長指令，通過做標(biāo)記在第二個t1節(jié)拍取指令的第2個字;t2節(jié)拍的上升沿將從存儲器取出的指令寫入指令寄存器IR中并根據(jù)指令寄存器IR的內(nèi)容進(jìn)行指令譯碼，然后根據(jù)譯碼得到的控制信號進(jìn)行運(yùn)算和其他操作;t3節(jié)拍對存儲器進(jìn)行讀、寫操作，在t3的下降沿將運(yùn)算結(jié)果寫入目的寄存器、改變標(biāo)志位并改變PC的值并為取下條指令做準(zhǔn)備。由于取指和存儲器讀寫階段都要訪問存儲器，速度較慢;而指令譯碼和運(yùn)算都由CPU本身完成，因此取指階段和存儲器讀寫階段各占一拍時間，指令譯碼和運(yùn)算共占一拍時間。

2.2 CPU的總體構(gòu)成

本研究的CPU由取指部分instru_fetch、指令譯碼部分 decoder_unit、執(zhí)行部分 exe_unil、存儲器部分memory_unit、通用寄存器組 regfile和寄存器輸出regout 6個部分組成。程序包exe_cpu_components將各低層設(shè)計實體作為元件存儲，供各設(shè)計實體使用。頂層設(shè)計實體exe_cpu完成6個組成部分的連接［11］。

(1)通用寄存器組(regfile)。通用寄存器組內(nèi)包含4個8位寄存器，它是一個具有1個寫入端口、2個讀出端口的通用寄存器組。寫入端口將指令執(zhí)行后得到的目的寄存器的值在t3下降沿寫入目的寄存器中。只有具有寫目的寄存器功能的指令執(zhí)行結(jié)束時才寫目的寄存器。通用寄存器組的兩個讀出端，一個是目的寄存器讀出端口，一個是源寄存器讀出端口，從這兩個端口讀出的內(nèi)容供執(zhí)行部分exe_unit和存儲器部分memory_unit使用。

(2)取指部分(instru_fetch)。取指部分首先在復(fù)位信號reset為低時將PC復(fù)位為0，在一條指令執(zhí)行結(jié)束后，根據(jù)指令執(zhí)行的結(jié)果在t3的下降沿改變PC的值;然后將從存儲器讀出的指令的第一個字在t2的上升沿送至指令寄存器IR;最后計算PC+1的值，為雙字指令取第二個指令字做準(zhǔn)備。

(3)指令譯碼部分(decoder_unit)。指令譯碼部分根據(jù)指令寄存器IR的值產(chǎn)生實驗CPU所需要的各種控制信號，其中規(guī)定:SR［1..0］為源寄存器號;DR［1..0］為目的寄存器號;op_code［2..0］為控制 ALU進(jìn)行8種運(yùn)算操作的3位編碼;zj_instruct為l表示本條指令是條“JZ ADR”指令;cj_instruct為1表示本條指令是條“JC ADR”指令;lj_instruct為1表示本條指令是條“JMP ADR”指令;DRWr為1表示在t3的下降沿將本條指令的執(zhí)行結(jié)果寫入目的寄存器;Mem_Write為l表示本條指令有存儲器寫操作，存儲器的地址是源寄存器的內(nèi)容;DW_instruct為1表示本條指令是雙字指令;change_z為1表示本條指令可能改變Z標(biāo)志;change_c為l表示本條指令可能改變C標(biāo)志;sel_memdata為1表示本條指令寫入目的寄存器的值來讀自存儲器;r_simp_addr為計算條件轉(zhuǎn)移指令轉(zhuǎn)移地址所需要的8位相對地址。它是從第2個指令字中讀出的轉(zhuǎn)移指令中的8位絕對或相對地址，在基于VHDL所設(shè)計的組臺邏輯型CPU中指令譯碼器主要由邏輯判斷語句來實現(xiàn)。

(4)執(zhí)行部分(exe_unit)。執(zhí)行部分完成:① 加法、減法、帶進(jìn)位加、帶進(jìn)位減、與、或、異或和數(shù)據(jù)傳送這8種算術(shù)邏輯運(yùn)算并臨時將運(yùn)算結(jié)果存放在result中;根據(jù)運(yùn)算結(jié)果產(chǎn)生進(jìn)位標(biāo)志，臨時存放在c_tmp中;根據(jù)運(yùn)算結(jié)果產(chǎn)生結(jié)果為0的標(biāo)志，臨時存放在z_tmp中。② 產(chǎn)生存儲器讀寫所需要的存儲器地址Mem_Addr，該存儲器地址在tl節(jié)拍時選擇pc，在雙字指令時選擇pc_inc，在LDRR指令時選擇SR內(nèi)容，在STRR指令時選擇DR內(nèi)容。③ 產(chǎn)生條件轉(zhuǎn)移指令(JC和JZ)所需要的轉(zhuǎn)移標(biāo)志c_z_j_flag(為l表示轉(zhuǎn)移)和轉(zhuǎn)移地址r_simp_addr。

(5)存儲器部分(memory_unit)。存儲器部分主要完成對存儲器的讀寫，它是CPU和TEC_CA實驗臺上存儲器的接口部分，該部分向?qū)嶒炁_上的存儲器送出8位存儲器地址總線ar、8位雙向數(shù)據(jù)總線ob、讀寫信號rw，當(dāng)rw為l時對實驗臺上的存儲器進(jìn)行讀操作;當(dāng)rw信號為0時對實驗臺上的存儲器進(jìn)行寫操作。試驗臺上的存儲器由兩片靜態(tài)存儲器6116和少量附加電路構(gòu)成。在TEC_CA實驗臺上，兩片6116并聯(lián)構(gòu)成8位字長的存儲器，6116所需的片選信號cs為低信號，讀信號oe由rw反相產(chǎn)生，寫信號we直接選用rw。存儲器地址ar來自執(zhí)行部分，寫信號Mem_Write由指令譯碼部分產(chǎn)生，當(dāng)Mem_Write為1時在t3節(jié)拍完成寫操作，其余情況下均進(jìn)行讀操作。對于單或雙字長指令在t1節(jié)拍完成讀指令的第1個字;對于雙字指令，在t3節(jié)拍完成讀指令的第2個字;對于JMP指令，在t3節(jié)拍讀出轉(zhuǎn)移地址放在data_read中;對于MVRD指令，在t3節(jié)拍讀出立即數(shù)DATA放在data_read中;對于LDR指令在t3節(jié)拍讀出存儲器的值，放在data_read中;對于STRR指令，在t3節(jié)拍將源寄存器的值寫入存儲器中;在t3下降沿寫入目的寄存器時，若是LDRR指令寫入的數(shù)據(jù)來自存儲器，其他指令寫入的數(shù)據(jù)則來自執(zhí)行部分送來的運(yùn)算結(jié)果result。

(6)程序包(exp cpu compenents)。程序包exp_cpu_components把實驗CPU中除頂層設(shè)計實體exp_cpu以外的設(shè)計實體作為元件(component)予以說明，供實驗CPU中的其他設(shè)計實體作為元件予以引用。

(7)頂層設(shè)計實體(exe_cpu)。頂層設(shè)計實體exe_cpu把6個二級設(shè)計實體memory_unit、instru_fetch、decoder_unit、exe_unit、regfile 和 regout作為元件引用，每個例化一次，用信號把它們連接起來，構(gòu)成實驗CPU。exp_cpu所定義的clk為外部輸入的時鐘、reset為外部輸入的CPU復(fù)位信號(低電平有效)、ar為向外部輸出的8 b存儲器地址總線;ob為8 b雙向存儲器數(shù)據(jù)總線;rw為向外部輸出的存儲器讀寫信號，當(dāng)為高電平時對存儲器進(jìn)行讀操作，當(dāng)為低電平時對存儲器進(jìn)行寫操作。

在一個工程中，較低層的設(shè)計實體相當(dāng)于元件，與一塊印制板上的電路差不多，頂層設(shè)計實體對較低層設(shè)計實體每例化一次，相當(dāng)于在印制板上安放一個元件，而頂層設(shè)計實體中的信號相當(dāng)于印制板上的連線［12］。因此，在一個工程中，如果有一個非頂層設(shè)計實體從來沒有被其他設(shè)計實體例化過，那么這個設(shè)計實體在這個工程中就是多余的。頂層設(shè)計實體中除了包括由較低層設(shè)計實體構(gòu)成的元件外，通常還有一些由process語句、信號賦值語句等構(gòu)成的其他獨(dú)立電路塊，通過信號把元件和獨(dú)立電路塊連接起來，最后形成如圖2所示的CPU完整設(shè)計圖。

圖2 CPU完整設(shè)計圖

3 調(diào)試與測試

設(shè)計好 CPU工程并編譯成功后，直接點擊Quartus II工具欄的Programmer按鈕，在Mode框中選擇默認(rèn)的 JTAG下載方式，確保下載硬件為ByteBlasterII［LPT1］，如果不是的話，就點擊Hardware Setup按鈕來設(shè)置，完成上述過程后，選中需要下載的sof文件，點擊Start開始下載到“WT-1型計算機(jī)系統(tǒng)硬件綜合實驗平臺”，下載后打開調(diào)試軟件，然后分別加載測試程序和規(guī)則文件，與表2所定義的指令系統(tǒng)對應(yīng)的規(guī)則文件［13］如下:

在調(diào)試軟件中編譯成功后再下載到內(nèi)存，最后開始調(diào)試，通過查看寄存器的值來檢測指令的功能是否成功，測試界面如圖3所示，左邊為測試程序在內(nèi)存中的編碼，中間是調(diào)試程序，右邊是每條指令執(zhí)行后的結(jié)果。“MVRD R1，0x80”指令執(zhí)行完后，R1寄存器的內(nèi)容為“0080”;“MVRD R2，0xa5”指令執(zhí)行完后，R2 寄存器的內(nèi)容為“00a5”;測試程序正執(zhí)行到“ADD R1，R2”指令(見中間的綠色箭頭)，相加結(jié)果在指令執(zhí)行完后將存入R1寄存器。

4 結(jié)語

本文研究了一個開放式CPU的設(shè)計過程，研究結(jié)果表明基于VHDL的計算機(jī)組成原理的整機(jī)實習(xí)為學(xué)生提供了一個靈活方便的計算機(jī)系統(tǒng)CPU設(shè)計的平臺［14］，優(yōu)化了計算機(jī)整機(jī)實習(xí)設(shè)計，本文所設(shè)計的CPU結(jié)構(gòu)、指令系統(tǒng)和指令格式都可以由學(xué)生進(jìn)行個性化定義［15］，而在實現(xiàn)技術(shù)方面學(xué)生可以利用HardCopy技術(shù)來實現(xiàn)，這一切在傳統(tǒng)的教學(xué)內(nèi)容、實驗?zāi)Ｊ胶蛯嶒炇侄紊鲜菦]有的，是對傳統(tǒng)計算機(jī)組成原理整機(jī)實習(xí)的徹底改革，使學(xué)生在了解計算機(jī)組成原理和軟件設(shè)計技術(shù)的同時，學(xué)會了計算機(jī)硬件設(shè)計技術(shù)，這是一個合格的計算機(jī)專業(yè)學(xué)生本應(yīng)具備的基本知識，離開了硬件設(shè)計，自主創(chuàng)新能力的培養(yǎng)便無從談起，本設(shè)計方法充分提高了學(xué)生自行設(shè)計、調(diào)試和分析解決的能力，實現(xiàn)了計算機(jī)組成原理課程整機(jī)實習(xí)的全新改革。

圖3 CPU測試界面

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The CPU Design and Practice Based on VHDL

XU Aiping，ZHANG Yuping，TU Guoqing
(School of Computer，Wuhan University，Wuhan 430072，China)

With the development of Large large scale programmable logic devices，the EDA technology has became the an important means of the design on hardware system circuit.In general，the whole internship of the computer composition principle based on EDA is realized on by the simulation platform of Quartus II.In the early，the design approach of Block block Diagram diagram was used in practice.The design process is intuitive，but the simulation and debugging is are difficult and can＇t succeed completely.In this paper，the a flexible and convenient design process on CPU is researched.The design is composed of six parts that are instruction fetch，instruction decode，instruction execution，memory interface，general register and register output.At last，the accuracy of design is validated through register observed directly by debug software.It possess very good guiding significance and actual reference value to reform the whole internship of this course，plays aan active initiative androle for improve improving the independent creative ability of students.

computer principle;central processing unit design;whole internship;VHDL(Vhsic Hardware Description Language )

TP 332

A

1006－7167(2014)05－0120－05

2013－07－26

武漢大學(xué)計算機(jī)學(xué)院教學(xué)實踐改革項目

徐愛萍(1962－)，女，湖北武漢人，博士，教授，研究方向:組成原理課程教學(xué)與實踐、Web服務(wù)、時空統(tǒng)計。

Tel.:13971471468;E-mail:xap1464@126.com