寬度和長(zhǎng)度縮減對(duì)體硅和SOI n MOSFETs熱載流子效應(yīng)的影響＊

池雅慶，劉蓉容，陳建軍

（1.國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院，湖南長(zhǎng)沙410073；2.電子元器件可靠性物理及其應(yīng)用技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，廣東廣州510610）

1 引言

熱載流子效應(yīng)HCE（Hot Carrier Effect）是n MOSFETs退化的一個(gè)重要原因［1］。隨著器件尺寸的不斷縮小，器件內(nèi)部的溝道場(chǎng)強(qiáng)和氧化層場(chǎng)強(qiáng)增加，使得熱載流子效應(yīng)增強(qiáng)［2，3］；而現(xiàn)在工藝廣泛采用STI隔離技術(shù)，這種STI結(jié)構(gòu)的短寬度器件的熱載流子效應(yīng)將會(huì)更加嚴(yán)重［4］。在深亞微米工藝下，熱載流子效應(yīng)導(dǎo)致的退化越來(lái)越引起學(xué)者們的關(guān)注。

幾十年來(lái)，人們對(duì)熱載流子效應(yīng)產(chǎn)生機(jī)理的爭(zhēng)議主要體現(xiàn)在以下兩個(gè)方面：一是電子和空穴的作用。最開(kāi)始人們認(rèn)為是電子而不是空穴產(chǎn)生了界面陷阱［5］，而隨后的一些研究小組則認(rèn)為空穴是界面陷阱產(chǎn)生的主要原因［6，7］，現(xiàn)在更為廣大研究者所認(rèn)可的觀點(diǎn)是，空穴和電子都會(huì)影響界面態(tài)的產(chǎn)生［8，9］。二是Si－H和Si－O鍵的斷裂機(jī)理。在硅和氧化層的界面處，存在大量的Si－H鍵和Si－O鍵，目前對(duì)于Si－H鍵和Si－O鍵是如何斷裂的尚存在爭(zhēng)議，一種普遍的觀點(diǎn)認(rèn)為Si－O鍵的斷裂需要能量比較高的熱空穴的參與，Si－H鍵的斷裂則更多與熱電子有關(guān)，而且與Si－H鍵的斷裂不同的是，Si－O鍵斷裂之后基本上不會(huì)退火。

目前，國(guó)際國(guó)內(nèi)在熱載流子效應(yīng)的結(jié)構(gòu)相關(guān)性上有一定的研究，但是沒(méi)有系統(tǒng)地比較體硅和SOI工藝下熱載流子效應(yīng)結(jié)構(gòu)相關(guān)性的異同，并且隨著對(duì)熱載流子效應(yīng)研究的深入，對(duì)于熱載流子效應(yīng)結(jié)構(gòu)相關(guān)性的研究也有利于進(jìn)一步深入全面地認(rèn)識(shí)熱載流子退化的機(jī)理。本文基于體硅和SOI兩種工藝下的n MOSFETs，研究了寬度和長(zhǎng)度的減小對(duì)熱載流子退化的影響，并基于實(shí)驗(yàn)結(jié)果對(duì)熱載流子效應(yīng)的機(jī)理提出了自己的見(jiàn)解和認(rèn)識(shí)。

2 實(shí)驗(yàn)準(zhǔn)備

測(cè)試器件采用0.5μm PD SOI CMOS工藝和0.18μm標(biāo)準(zhǔn)體硅CMOS工藝下的n MOSFETs，采用STI隔離。SOI器件的柵氧厚度是12.5 nm，體硅器件的柵氧厚度是3.7 nm，柵氧都經(jīng)過(guò)N2O氮化退火處理。

實(shí)驗(yàn)中，選擇Idlin作為退化參數(shù)，應(yīng)力和參數(shù)測(cè)試使用HP4156C高精度半導(dǎo)體參數(shù)測(cè)試分析儀進(jìn)行。測(cè)試時(shí)，選擇Vg＝Vd/2，此時(shí)，溝道中會(huì)發(fā)生很強(qiáng)的碰撞電離。源端和襯底接地，PD SOI器件漏端電壓為Vd＝6 V，柵電壓為Vg＝3 V；體硅器件漏端電壓為Vd＝5 V，柵電壓為Vg＝2.5 V。應(yīng)力時(shí)間為1 000 s。

3 實(shí)驗(yàn)結(jié)果與結(jié)果分析

3.1 溝道長(zhǎng)度變化對(duì)熱載流子效應(yīng)的影響

如圖1和圖2所示，體硅和SOI工藝下，溝道長(zhǎng)度L縮小對(duì)熱載流子效應(yīng)的影響效果一致，即在相同的退化時(shí)間下，隨著溝道長(zhǎng)度的縮小，熱載流子的退化越來(lái)越嚴(yán)重。對(duì)于不同的器件，熱載流子的退化均隨著退化時(shí)間呈現(xiàn)出冪函數(shù)的分布規(guī)律。

Figure 1 Effect of channel length on hot carrier effect degradation in bulk CMOS process，here channel width（W）is 1.0μm圖1 體硅工藝下溝道長(zhǎng)度變化對(duì)熱載流子退化的影響這里溝道寬度（W）是1.0微米

Figure 2 Effect of channel length on hot carrier effect degradation in SOI CMOS process圖2 SOI工藝下溝道長(zhǎng)度變化對(duì)熱載流子退化的影響

熱載流子效應(yīng)是通過(guò)產(chǎn)生界面態(tài)陷阱和氧化層電荷陷阱而導(dǎo)致n MOSFETs器件退化的。在硅/氧化層界面處，存在著大量的Si－H鍵和Si－O鍵，當(dāng)Vg＝Vd/2時(shí)，溝道中會(huì)發(fā)生碰撞電離，產(chǎn)生熱空穴和熱電子，能量比較高的熱電子和熱空穴會(huì)破壞Si－H和Si－O鍵［10］，從而導(dǎo)致界面態(tài)陷阱的增加，使器件退化。

隨著溝道長(zhǎng)度L的減少，溝道中的水平電場(chǎng)強(qiáng)度增加，導(dǎo)致碰撞電離產(chǎn)生的熱空穴和熱電子數(shù)量增加，增加的熱空穴和熱電子會(huì)破壞更多的Si－O鍵和Si－H鍵，界面態(tài)陷阱會(huì)隨之增加，這最終使器件的退化越來(lái)越嚴(yán)重。

為了證明熱電子和熱空穴的數(shù)量會(huì)隨著溝道長(zhǎng)度L的減少而增加，本文測(cè)試了不同長(zhǎng)度n MOSFETs下的襯底電流密度。對(duì)于n MOSFETs來(lái)說(shuō)，碰撞電離產(chǎn)生的熱空穴引起襯底電流的增加，而熱電子會(huì)引起柵電流的增加，所以監(jiān)測(cè)襯底電流可以看出碰撞電離產(chǎn)生的熱空穴的情況。實(shí)驗(yàn)結(jié)果如圖3和圖4所示，在SOI工藝下，隨著溝道長(zhǎng)度L的減少（L從1.0μm下降到0.5μm），襯底電流密度在不斷增加；在標(biāo)準(zhǔn)體硅工藝下，隨著溝道長(zhǎng)度L的減少（L從0.5μm下降到0.22 μm），襯底電流密度也在不斷增加，這證明了兩種工藝下n MOSFETs寬度越小，熱載流子退化越嚴(yán)重的原因。圖5進(jìn)一步給出了體硅工藝下柵電流隨L的變化情況，從圖中也可以看到，隨著溝道長(zhǎng)度L的減少，柵電流密度也在不斷增加。

Figure 3 Substrate current versus channel length in SOI CMOS process圖3 SOI工藝下襯底電流隨溝道長(zhǎng)度的變化

Figure 4 Substrate current versus channel length in bulk CMOS process圖4 體硅工藝下襯底電流隨溝道長(zhǎng)度的變化

一般來(lái)說(shuō)，隨著溝道長(zhǎng)度L的減少，熱載流子退化的時(shí)間指數(shù)n既可能增加也可能減少。這主要取決于斷裂的Si－H和Si－O鍵的相對(duì)增值［11］。Si－O鍵的時(shí)間指數(shù)比Si－H鍵的大，所以如果Si－O鍵斷裂的相對(duì)增值比較大，時(shí)間指數(shù)n會(huì)增加；相反，如果相對(duì)增值較小，n會(huì)減小。從實(shí)驗(yàn)結(jié)果可以看到，隨著溝道長(zhǎng)度L的縮小，Si－O鍵的相對(duì)增值較小，所以時(shí)間指數(shù)隨著L的縮小而減小。

Figure 5 Gate current versus channel length in bulk CMOS process圖5 體硅工藝下柵電流隨溝道長(zhǎng)度的變化

3.2 溝道寬度變化對(duì)熱載流子效應(yīng)的影響

圖6和圖7是針對(duì)標(biāo)準(zhǔn)體硅CMOS工藝和PD SOI CMOS工藝下的n MOSFETs所做的關(guān)于寬度減少對(duì)熱載流子效應(yīng)影響的Idlin曲線。從圖中可以看出，對(duì)于標(biāo)準(zhǔn)體硅CMOS工藝下的n MOSFETs，寬度W減少，熱載流子效應(yīng)有所緩解；而在PD SOI工藝下，隨著寬度W的減小，熱載流子效應(yīng)卻更加嚴(yán)重。

Figure 6 Effect of channel width on hot carrier effect degradation in bulk CMOS process圖6 標(biāo)準(zhǔn)體硅工藝下溝道寬度變化對(duì)熱載流子退化的影響

Figure 7 Effect of channel width on hot carrier effect degradation in SOI CMOS process圖7 PD SOI工藝下溝道寬度變化對(duì)熱載流子退化的影響

Figure 8 Layout of n MOSFETs in tow different process圖8 兩種工藝下n MOSFETs的版圖結(jié)構(gòu)

之所以出現(xiàn)上述不一致的結(jié)果，主要是體硅和SOI工藝下器件的版圖結(jié)構(gòu)不同，體硅和SOI工藝下的體引出的不同，導(dǎo)致了兩種工藝下器件的結(jié)構(gòu)有很大的變化。圖7a和圖7b是PD SOI工藝和標(biāo)準(zhǔn)體硅工藝下n MOSFETs的版圖結(jié)構(gòu)。由于SOI工藝器件的邊緣處有體引出結(jié)構(gòu)，導(dǎo)致SOI工藝下器件邊緣的垂直電場(chǎng)比器件中間電場(chǎng)大，而體硅工藝器件的邊緣處比較對(duì)稱，所以體硅工藝下器件的邊緣垂直電場(chǎng)比器件中間電場(chǎng)要小。

對(duì)于寬度小的n MOSFETs而言，STI邊沿附近的面積所占總面積比例較大［12］。由于標(biāo)準(zhǔn)體硅n MOSFETs的邊緣垂直電場(chǎng)強(qiáng)度比中間部分的垂直電場(chǎng)強(qiáng)度小，所以器件總的垂直電場(chǎng)減小，碰撞電離產(chǎn)生的熱空穴在邊沿處的影響變小，這會(huì)使得器件退化越來(lái)越不嚴(yán)重。與標(biāo)準(zhǔn)體硅n MOSFETs不同的是，SOI n MOSFETs的邊緣垂直電場(chǎng)強(qiáng)度比中間部分的垂直電場(chǎng)強(qiáng)度要大，隨著W的減少，STI邊沿附近的面積所占總面積比例較大，所以器件總的垂直電場(chǎng)增加，使得碰撞電離產(chǎn)生的熱空穴在邊緣處的影響變大，器件退化更加嚴(yán)重。

4 結(jié)束語(yǔ)

在溝道長(zhǎng)度和寬度不斷縮小的情況下，熱載流子效應(yīng)呈現(xiàn)出更加復(fù)雜的現(xiàn)象。本文針對(duì)體硅和SOI兩種工藝下的n MOSFETs，研究了溝道長(zhǎng)度和寬度減小對(duì)熱載流子效應(yīng)的影響。實(shí)驗(yàn)結(jié)果表明，在兩種工藝下，熱載流子的退化均隨著溝道長(zhǎng)度的減小而增強(qiáng)；然而，寬度的減小對(duì)兩種工藝熱載流子退化的影響卻截然不同：體硅工藝下器件的熱載流子退化隨寬度的減小而增強(qiáng)，SOI工藝下器件的熱載流子退化隨寬度的減小而減小。本文研究表明，熱載流子效應(yīng)與工藝密切相關(guān)，而且與版圖結(jié)構(gòu)也密切相關(guān)。本文的實(shí)驗(yàn)結(jié)果對(duì)于深亞微米下，集成電路設(shè)計(jì)中器件工藝尺寸和版圖結(jié)構(gòu)的選擇有一定的指導(dǎo)意義。

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