混合憶阻器-CMOS邏輯運算的優(yōu)化設(shè)計研究

馮朝文，白 鵬，楊曉闊，危 波

(空軍工程大學(xué) 基礎(chǔ)部，陜西 西安 710051)

0 引 言

傳統(tǒng)CMOS技術(shù)[1]發(fā)展由于受到各種物理限制變得越來越困難，因此需要其他方法來制造更高性能的內(nèi)存和邏輯應(yīng)用程序，其中一個可行的候選新器件是憶阻器。1971年，Chua根據(jù)電荷與磁鏈的關(guān)系推測出存在第四種基本電路元件，并把該元件命名為憶阻器[2]。2008年，HP實驗室的Williams團隊制備出一種二氧化鈦納米級器件在物理上實現(xiàn)了憶阻器，并把這一成果發(fā)表在《Nature》期刊上，隨后成為物理和電子技術(shù)界內(nèi)的研究熱點[3]。憶阻器以其優(yōu)異的非易失性、抗疲勞性強、能耗低、工作速度快、集成度高以及與CMOS工藝兼容性等優(yōu)點[4-7]，廣泛應(yīng)用于電路設(shè)計[8]、混沌系統(tǒng)[9]、非易失性存儲器[10]和神經(jīng)網(wǎng)絡(luò)[11]等領(lǐng)域。

憶阻器的數(shù)字電路設(shè)計和應(yīng)用一直是一個熱點研究方向。憶阻器可用于邏輯電路[12-13]、邏輯陣列[13-14]，以及其他如PLA、PMLATLA[13,15]、憶阻器-CMOS混合[16-17]、FPGA類憶阻器系統(tǒng)[18-19]等。研究人員對不同的憶阻器組合行為(并行、反并行、串聯(lián)和反串聯(lián))進行了詳細研究，發(fā)現(xiàn)憶阻器可以用于構(gòu)成實質(zhì)蘊含操作的邏輯門設(shè)計[12]。但是，這類設(shè)計中的“與”“或”“非”邏輯門需要多個實質(zhì)蘊含操作步驟，運算比較復(fù)雜且消耗大量時間，易造成計算誤差累計[15]。另外，與傳統(tǒng)CMOS技術(shù)相比，憶阻器-CMOS混合電路雖然具有功耗低、物理面積小、運行速度快等優(yōu)點[5-6]，但這類邏輯電路由于潛通路存在信號衰減問題，并隨著電路規(guī)模的增大，可能導(dǎo)致邏輯混亂和故障[17]。因此，憶阻器的邏輯電路設(shè)計需要折中考慮到結(jié)構(gòu)、面積、功耗、運算速度、性能優(yōu)劣等多種因素。文中基于憶阻器模型的特點，分析指出基本已有憶阻器-CMOS混合邏輯門設(shè)計存在的缺陷，進而提出一種通過變型邏輯運算表達式對應(yīng)改進電路結(jié)構(gòu)的方案解決信號衰減這一問題。

1 混合憶阻器-CMOS邏輯門及其信號衰減分析

憶阻器是一種二端元件，本質(zhì)上是描述磁鏈和電荷之間關(guān)系的器件，而實際電路設(shè)計和應(yīng)用中，通常反映了電壓和電流之間一種連續(xù)動態(tài)變化關(guān)系，其瞬時電阻取決于流過它的電流的歷史。憶阻器的極性用粗黑線表示，當(dāng)電流從極性端流向憶阻器另一端時，憶阻器的電阻減??；反之，電阻增大，如圖1所示。

圖1 憶阻器符號

納米交叉線存儲器是集成憶阻器件中最常見、最成熟的電路結(jié)構(gòu)，且讀寫納米交叉線存儲器多用于實現(xiàn)集成狀態(tài)邏輯函數(shù)運算[20-23]。狀態(tài)邏輯運算是由HP實驗室[12]提出的，它利用憶阻器的電阻狀態(tài)來表示邏輯運算的輸入和輸出。這類結(jié)構(gòu)普遍存在潛通路問題，泄漏電流會干擾正確的讀寫操作，使得位線電壓不能達到正常電壓值，不同位線之間的串?dāng)_也影響正常的運算過程。對于潛通路電流問題的一種可能的解決方案是將不相關(guān)的字線連接到一個固定電壓上進行保護，使得每個位線的電壓電平相互獨立。但在這種情況下，該固定電壓本身會影響位線的電壓值。因此，應(yīng)謹慎選擇該固定電壓值，使其對操作過程的影響盡可能小[21]。另一種解決方案是將一個雙向二極管串聯(lián)在每個憶阻器上，隔離所有不相關(guān)的憶阻器，但這將導(dǎo)致更復(fù)雜的電路結(jié)構(gòu)和更高的硬件成本[22]。

憶阻器與CMOS混合的邏輯電路或系統(tǒng)設(shè)計與應(yīng)用也是一個研究熱點。文獻[7]最早提出憶阻器-CMOS混合邏輯電路并進行一系列邏輯門設(shè)計?；镜牟紶栠壿嬤\算“與”和“或”邏輯門是由兩個憶阻器按照極性反向串聯(lián)而成，如圖2(a)、(b)所示。A和B是兩個憶阻器M1和M2的輸入信號，VAND和VOR是輸出信號。

如果將兩個邏輯門的輸入A和B同時設(shè)定為邏輯態(tài)1(或0)，即兩個輸入端均與高電平VCC相連(或均接地)，由于串聯(lián)的憶阻電路中沒有電流流過，所以VAND和VOR將輸出高電平(或低電平)，即邏輯態(tài)1(或0)。

如果輸入端A和B設(shè)定為相反的邏輯狀態(tài)，即A=1，B=0或A=0，B=1。

前一種情況，A接高電平VCC，B接地。對于“與”邏輯門而言，電流從憶阻器M1流向M2，M1的電阻逐漸增大到Roff，M2的電阻逐漸減小到Ron(這里Roff與Ron分別為憶阻器的最大值和最小值)。由歐姆定律以及串聯(lián)電路電壓分配關(guān)系，當(dāng)Roff遠大于Ron時(Roff>10Ron)，VAND輸出低電平，即邏輯態(tài)0。對于“或”邏輯門而言，M1的阻值逐漸減小到Ron，憶阻器M2的阻值逐漸增大到Roff，VOR將輸出高電平，即邏輯態(tài)1。

后一種情況，電流則從M2流向M1，分析方法相同，VAND輸出低電平，即邏輯態(tài)0，而VOR將輸出高電平，即邏輯態(tài)1。

憶阻器模型有電流閾值型[23]和電壓閾值型[24]，相比于電流閾值型，電壓閾值型更利于邏輯電路或陣列的設(shè)計和信號控制。

電壓閾值型開關(guān)憶阻器數(shù)學(xué)模型[25]方程如下：

dR/dt=f(VM(t))W(R,VM(t))

(1)

f(VM(t))=β(VM(t)-0.5(|VM(t)+VT|-

|VM(t)-VT|))

(2)

W(R,VM(t))=θ(VM(t))θ(Roff-R)+

θ(-VM(t))θ(R-Ron)

(3)

其中，R為憶阻器電阻；VM(t)為憶阻器兩端電壓；VT為閾值電壓；參數(shù)β為描述電阻變化率的正值常量；f(·)為建模憶阻器閾值電壓特性的函數(shù)；W(·)為窗函數(shù)；θ(·)為憶阻值在[Ron，Roff]范圍內(nèi)變化的階梯函數(shù)。

設(shè)置參數(shù)：β=1014,VT=0.2 V,b=10-5,Roff=20 kΩ，Ron=1 kΩ，VCC=1.8 V。以邏輯輸入A=0101和B=1100為例，利用PSpice電路仿真軟件對“與”邏輯門和“或”邏輯門進行功能仿真，可以得到各自輸出的暫態(tài)響應(yīng)功能波形，如圖2(c)所示。

(a)“與”邏輯門設(shè)計圖

(b)“或”邏輯門設(shè)計圖

(c)“與”“或”邏輯門暫態(tài)響應(yīng)曲線

由圖2(c)仿真結(jié)果可見，無論“與”邏輯門還是“或”邏輯門，當(dāng)輸入A和B均為高電平，即邏輯1時，輸出邏輯為1，且對應(yīng)輸出高電平非常接近1.8 V，與輸入電壓基本相等。當(dāng)輸入A和B均為低電平，即邏輯0時，輸出邏輯為0，對應(yīng)的輸出低電平為0 V。但當(dāng)A和B兩個輸入邏輯態(tài)不同，即A=0，B=1或A=1，B=0時，“與”邏輯門輸出邏輯0對應(yīng)的低電平信號減弱，明顯大于理想輸出狀態(tài)0 V，而“或”邏輯門輸出邏輯1對應(yīng)的高電平信號也減弱，明顯小于理想輸出狀態(tài)1.8 V，因而產(chǎn)生了邏輯輸出信號衰減現(xiàn)象，對應(yīng)于圖中橢圓虛線圈標(biāo)注區(qū)域。這對于邏輯門多級互聯(lián)設(shè)計非常不利。究其原因，當(dāng)輸入端邏輯態(tài)不同時，兩個憶阻器中有電流通過，對互聯(lián)的下一級邏輯門會產(chǎn)生電流泄露，進而引起本級邏輯輸出發(fā)生一定誤差。由于誤差累計效果，最終導(dǎo)致邏輯門多級互聯(lián)時輸出發(fā)生邏輯混亂甚至出錯。

憶阻器-CMOS混合邏輯電路的“非”門是由CMOS反相器實現(xiàn)，進一步結(jié)合憶阻器構(gòu)成的“與”和“或”邏輯門就可以設(shè)計任意二進制邏輯運算電路。在基于憶阻器-CMOS混合設(shè)計的典型邏輯電路中同樣存在級間互聯(lián)的邏輯信號衰減問題。圖3所示為基于混合憶阻器-CMOS的“異或”和“異或非”典型邏輯門設(shè)計圖及其功能仿真曲線。其中，參數(shù)設(shè)置同圖2，邏輯輸入設(shè)為A=0101，B=1100。

(a)“異或”邏輯設(shè)計圖

(b)“異或非”邏輯設(shè)計圖

(c)“異或”“異或非”暫態(tài)響應(yīng)輸出曲線

由圖3(c)可見，兩個邏輯門的輸入端無論是哪種邏輯態(tài)組合，輸出端的邏輯態(tài)電平都會產(chǎn)生信號衰減現(xiàn)象，對應(yīng)于圖3(c)中橢圓虛線圈標(biāo)注的區(qū)域。

2 降低信號衰減的邏輯電路新設(shè)計

憶阻器在邏輯電路中潛通路泄露電流的存在關(guān)系著電路邏輯信號處理的正確性以及傳輸?shù)臏蚀_性，影響著運算功能及其性能優(yōu)劣，所以憶阻器邏輯電路的設(shè)計非常重要。

CMOS反相器是數(shù)字邏輯電路中的一個基本邏輯電路模塊，具有放大和反相功能，可以實現(xiàn)邏輯運算的“非”功能。在電路級聯(lián)時，CMOS反相器可當(dāng)作級間信號隔離器，使前后級信號不發(fā)生衰減或使信號衰減減小，又可以實現(xiàn)信號的恢復(fù)。因此，為了解決基于憶阻器-CMOS邏輯電路中的信號衰減問題，文中提出一種改進基于混合憶阻器-CMOS的“異或”、“異或非”等基本典型邏輯門結(jié)構(gòu)的設(shè)計方案，即變換邏輯運算表達式，在電路輸出端連接CMOS反相器并進行結(jié)構(gòu)優(yōu)化，實現(xiàn)對輸出信號的恢復(fù)，從而降低甚至消除信號衰減。

2.1 “異或”和“異或非”邏輯門新結(jié)構(gòu)設(shè)計

在數(shù)字邏輯電路中，邏輯函數(shù)的表達式?jīng)Q定了電路的拓撲結(jié)構(gòu)，不同的表達式對應(yīng)不同的電路結(jié)構(gòu)。例如，“異或”和“異或非”邏輯門的經(jīng)典表達式為式4和式5。觀察分析表達式，兩者最后一步邏輯操作均為“或”邏輯，由上一節(jié)對于憶阻器-CMOS典型邏輯電路研究可知，輸出信號發(fā)生衰減將不利于多個邏輯門互聯(lián)。

(4)

(5)

如果將邏輯表達式進行變形，令最后一步操作為“非”邏輯操作，對應(yīng)可用CMOS反相器實現(xiàn)。因此，可將式4和式5分別變形為：

(6)

(7)

根據(jù)變形表達式，文中提出了“異或”和“異或非”邏輯門的新設(shè)計結(jié)構(gòu)，分別如圖4(a)和(b)所示。與圖3(a)和(b)所示電路相比，雖然憶阻器和CMOS反相器的數(shù)量相同，但CMOS反相器作為邏輯門輸出端，一方面完成“異或”和“異或非”的最后一步“非”邏輯操作，另一方面可以確保輸出信號不發(fā)生衰減。

(a)“異或”邏輯門設(shè)計圖

(b)“異或非”邏輯門設(shè)計圖

2.2 全加器新結(jié)構(gòu)設(shè)計

基于憶阻器的“與”“或”邏輯門和改進后的“異或”“異或非”基本邏輯門可以實現(xiàn)混合憶阻器-CMOS的任意邏輯電路功能。全加器是二進制邏輯電路的基本運算模塊，也是復(fù)雜數(shù)字邏輯運算的基礎(chǔ)。文中基于上述四個邏輯門設(shè)計一種新的一位全加器電路結(jié)構(gòu)。

設(shè)A和B為二進制邏輯輸入，Cin為進位輸入，S為求和輸出，Cout為進位輸出，考慮到“異或”邏輯門在全加器結(jié)構(gòu)中的重要作用，以及每一步組合邏輯運算以“非”為邏輯輸出，全加器的邏輯運算表達式可設(shè)計如下：

(8)

(9)

進而由邏輯表達式可設(shè)計出一位全加器的電路結(jié)構(gòu)，如圖5所示。該電路由兩個“異或”門、一個“與”門、三個“非”門構(gòu)成，結(jié)構(gòu)優(yōu)化前后器件數(shù)量不變，復(fù)雜度不變，但優(yōu)化后的信號輸出準確性將得到有效提高。

圖5 改進后的一位全加器設(shè)計結(jié)構(gòu)

3 改進后的憶阻器-CMOS邏輯電路的仿真驗證

設(shè)置憶阻器模型參數(shù)：β=1014，VT=0.2 V，b=10-5，Roff=20 kΩ，Ron=1 kΩ，VCC=1.8 V。假設(shè)邏輯輸入A=0101和B=1100，利用PSpice電路仿真軟件對改進后的“異或”邏輯門和“異或非”邏輯門進行功能仿真，得到輸出暫態(tài)響應(yīng)曲線，如圖6所示。與圖3(c)相比較，改進后提出的新設(shè)計電路邏輯輸出分別為1001和0110，邏輯操作功能正確，輸出信號衰減很少，高低電平分別達到了1.8 V和0 V。

圖6 “異或”“異或非”邏輯門改進新結(jié)構(gòu)的暫態(tài)響應(yīng)波形

假設(shè)邏輯輸入為A=01010101，B=11001100，進位輸入為Cin=11110000，電路參數(shù)設(shè)置同圖6，對圖5所示一位全加器改進電路進行功能仿真，可以得到暫態(tài)響應(yīng)輸出波形，如圖7所示。

圖7 提出的一位全加器功能暫態(tài)響應(yīng)波形

由圖7可見，全加器仿真邏輯運算求和輸出S=01101001，進位輸出Cout=11010100，邏輯功能正確，波形上除了在邏輯運算轉(zhuǎn)換時有一些尖峰毛刺波動現(xiàn)象外，暫態(tài)響應(yīng)沒發(fā)生信號衰減現(xiàn)象；無論對于求和輸出信號S還是進位輸出信號Cout，邏輯輸出高電平接近1.8 V，低電平近似0 V，提出的一位全加器結(jié)構(gòu)能正確執(zhí)行邏輯運算功能，驗證了所提出的降低輸出信號衰減方案是有效可行的，為進一步由基本邏輯門和全加器構(gòu)建大規(guī)模組合邏輯電路提供新設(shè)計思路。

4 結(jié)束語

憶阻器作為第四種基本電路元件，已成為微納集成電路領(lǐng)域的重要候選者。憶阻器在邏輯電路方面雖然具有天然優(yōu)勢，但目前仍存在一些需要解決的問題，其中潛通路泄露電流作為一個重要因素影響著邏輯功能的正確性以及電路集成化設(shè)計。文中通過研究四種典型的憶阻器—CMOS混合邏輯電路揭示了其信號衰減現(xiàn)象甚至邏輯混亂的工作機制，憶阻器輸出端的電流泄露是造成信號輸出衰減的主要原因。進而提出一種降低信號輸出衰減的方法，將CMOS反相器作為邏輯門級輸出，通過變形邏輯表達式，以“非”邏輯運算傳遞級間信號，避免流經(jīng)憶阻器的電流發(fā)生泄露，從而解決了信號衰減問題。這一方法通過改進設(shè)計“異或”、“異或非”和一位全加器的新結(jié)構(gòu)得到了仿真驗證，不僅避免了多個邏輯電路級聯(lián)時的輸出信號衰減現(xiàn)象，而且為下一步完善大規(guī)模邏輯電路設(shè)計及其應(yīng)用奠定了基礎(chǔ)。