基于FPGA的Buck變換器新型DPWM技術(shù)研究

王樹文，張 冰，高 鵬，王崢崢，常宇恒，鄭博元，李 楠，王 健

（東北農(nóng)業(yè)大學(xué)電氣與信息學(xué)院，哈爾濱 150030）

脈寬調(diào)制（PWM）型DC/DC變換器被廣泛應(yīng)用于開關(guān)電源、直流電機(jī)調(diào)速及便攜式電子產(chǎn)品等領(lǐng)域。近年來，電力電子技術(shù)發(fā)展迅速，應(yīng)用計(jì)數(shù)器和延遲線實(shí)現(xiàn)典型DPWM。這兩種方式的不足是若單獨(dú)使用計(jì)數(shù)器，使計(jì)數(shù)器產(chǎn)生很多功耗；若單獨(dú)使用延遲線，會(huì)使硅區(qū)面積迅速增加。

本文充分利用FPGA高性能、低功耗、多邏輯單元等優(yōu)點(diǎn)[1]，采用Verilog HDL硬件描述語言[2]或者輸入原理圖方式，利用QuartusⅡ進(jìn)行仿真。針對傳統(tǒng)DPWM技術(shù)不足，提出MDPWM設(shè)計(jì)方案，即在計(jì)數(shù)器的傳統(tǒng)DPWM設(shè)計(jì)基礎(chǔ)上，增添一個(gè)與主計(jì)數(shù)器相反的輔助計(jì)數(shù)器；在延遲線的傳統(tǒng)DPWM設(shè)計(jì)的基礎(chǔ)上，增加輔助延遲單元。仿真結(jié)果表明，MDPWM技術(shù)能減少開關(guān)管開通和關(guān)斷延遲時(shí)間、減小器件的功率損耗，當(dāng)負(fù)載波動(dòng)時(shí)，輸出電壓瞬態(tài)響應(yīng)快，使輸出電壓穩(wěn)定性好。方法簡單可行，對實(shí)際應(yīng)用具有指導(dǎo)意義。

1 Buck變換器的拓?fù)浼盎竟ぷ髟?/h2>

開關(guān)變換器輸出電壓與輸入電壓關(guān)系通過反饋控制原理實(shí)現(xiàn)，變換器拓?fù)浣Y(jié)構(gòu)和工作原理由輸入—輸出電壓關(guān)系決定。直流斬波電路種類較多，包括六種基本斬波電路：降壓斬波電路、升壓斬波電路、升降壓斬波電路、Cuk斬波電路、Sepic斬波電路和Zeta斬波電路。這些類型的斬波電路都是在開關(guān)控制電路中，在一個(gè)時(shí)鐘周期的儲(chǔ)能元件利用其導(dǎo)通時(shí)間和關(guān)斷時(shí)間實(shí)現(xiàn)輸入電壓與輸出電壓的轉(zhuǎn)換關(guān)系。本文主要針對Buck型變換器進(jìn)行研究。

1.1 Buck變換器的拓?fù)浼盎竟ぷ髟?/h3>

Buck型變換器又稱為降壓變換器，因?yàn)檩敵鲭妷阂陀谳斎腚妷?，作為最基本DC-DC拓?fù)浣Y(jié)構(gòu)，廣泛應(yīng)用于各式各樣的開關(guān)電源中[3]。其中，Buck型變換器電路結(jié)構(gòu)如圖1所示。

圖1 Buck變換器電路結(jié)構(gòu)Fig.1 Circuit of Buck converter

由圖1可知Buck電路由開關(guān)管VT、二極管VD、電感L和電容C組成，開關(guān)管VT受占空比為D的脈沖控制，使其導(dǎo)通或截止，再經(jīng)過L和C組成的濾波器，得到負(fù)載R上的直流輸出電壓，最后完成從未經(jīng)穩(wěn)壓的直流輸入電壓到平滑直流輸出電壓的轉(zhuǎn)換過程[4]。Buck電路中開關(guān)管的導(dǎo)通和關(guān)斷等效結(jié)構(gòu)見圖2，開關(guān)管的通斷主要靠PWM控制方式實(shí)現(xiàn)，本文利用DPWM方式控制開關(guān)管導(dǎo)通和關(guān)斷。

圖2 Buck型開關(guān)管導(dǎo)通和關(guān)斷等效結(jié)構(gòu)Fig.2 Equivalent structure of Buck switch tube to turn on or turn off

在開關(guān)管VT導(dǎo)通期間，二極管VD截止，電源通過電感L向負(fù)載提供電能。電流流過電感L時(shí)，在電感未飽和前電流線性增減，負(fù)載R流過電流IO，R上的電壓即輸出電壓UO，其極性為上正下負(fù)。當(dāng)Ii＞IO時(shí)，電容器C處于充電狀態(tài)。在開關(guān)管VT截止期間，Ii=0，而電感中的電流iL不會(huì)發(fā)生突變，電感L中的磁場將改變L兩端電壓UL的極性，以維持電流iL不變，負(fù)載R上的電壓UO仍保持上正下負(fù)。流過電感的電流iL將線性減小，在減小到IO之前，電感電流給負(fù)載供電，同時(shí)給電容充電；在iL＜IO時(shí)，電容器C處于放電狀態(tài)，以維持IO不變，即保持輸出電壓IOR（UO）不變，二極管VD處于正偏置狀態(tài)，為電感電流iL和輸出電流IO提供通路，所以二極管VD起續(xù)流作用[5]。

當(dāng)在穩(wěn)態(tài)工作時(shí)，流經(jīng)電感上的電流是否可以下降到零，以此為根據(jù)把電路工作的狀態(tài)分為連續(xù)模式（CCM）和斷續(xù)模式（DCM）兩種。假設(shè)流經(jīng)電感上的電流的最小值大于零時(shí)，則可認(rèn)為變換器是工作在連續(xù)導(dǎo)通模式下；假設(shè)在整個(gè)開關(guān)周期中，流經(jīng)電感上的電流有在一段時(shí)間內(nèi)有為零的情況出現(xiàn)，則可以認(rèn)為變換器是工作在不連續(xù)導(dǎo)通模式下。且這兩種模式的臨界情況是流經(jīng)電感的電流下降到零開關(guān)剛好打開。

1.2 DPWM主要的實(shí)現(xiàn)方式

DPWM發(fā)生器的功能是根據(jù)占空比大小d（n）產(chǎn)生對應(yīng)開關(guān)頻率的控制信號d（t）。目前，采用FPGA可實(shí)現(xiàn)比較成熟DPWM方法主要有：計(jì)數(shù)器方式、延遲線方式、數(shù)字抖動(dòng)的計(jì)數(shù)混合方式、∑-Δ方式等[6-10]。與前兩種方法比較，雖然∑-Δ方式對DPWM的性能有所提高，但實(shí)現(xiàn)較為復(fù)雜，會(huì)對功率損耗增加。因此，本文主要介紹計(jì)數(shù)器和延遲線兩種方法。

1.2.1 計(jì)數(shù)器方式

計(jì)數(shù)器方式是DPWM發(fā)生器最典型的實(shí)現(xiàn)方式，其原理是依據(jù)DPWM發(fā)生器d（n）所使用的位數(shù)N，用一個(gè)時(shí)鐘頻率為fc=2Nfs的信號控制計(jì)數(shù)器的計(jì)數(shù)。在每一個(gè)開關(guān)時(shí)鐘開始時(shí)對d（t）置高電平。當(dāng)計(jì)數(shù)時(shí)鐘計(jì)數(shù)到d（n）所表示大小的數(shù)據(jù)時(shí)，d（t）輸出為低電平。即可得到時(shí)間與占空比對應(yīng)大小的柵極控制信號d（t）。

這種實(shí)現(xiàn)方式需要一個(gè)N位的計(jì)數(shù)器和一個(gè)時(shí)鐘頻率為fc=2Nfs時(shí)鐘信號，時(shí)鐘頻率較高。以時(shí)鐘頻率為1 MHz為例，如果使用10位的DPWM發(fā)生器需一個(gè)頻率為1024 MHz的時(shí)鐘信號，成本頗高。雖然利用FPGA倍頻方式同樣可以實(shí)現(xiàn)，但時(shí)鐘頻率過高，不僅對系統(tǒng)穩(wěn)定性造成嚴(yán)重影響，會(huì)產(chǎn)生高頻干擾。

1.2.2 延遲線方式

基于延遲線較常采用的結(jié)構(gòu)實(shí)現(xiàn)方式見圖3。在此結(jié)構(gòu)中，緩沖器延遲線和選擇器是關(guān)鍵單元。當(dāng)一個(gè)Clock脈沖開始時(shí)，RS觸發(fā)器的Set置高電平，則會(huì)使PWM的OUT輸出為高電平。于是，Clock脈沖便會(huì)沿著緩沖器構(gòu)成的延遲線依次傳播，當(dāng)MUX選中該脈沖后，則會(huì)輸出到RS觸發(fā)器的Reset端。此時(shí)，RS觸發(fā)器Set=0、Reset=1，OUT即為0電平。且延遲線中總延遲設(shè)計(jì)與Clock周期相等。

圖3 基于延遲線的DPWM發(fā)生器結(jié)構(gòu)Fig.3 Structure of DPWM generator based on the delay line

基于延遲線結(jié)構(gòu)的DPWM發(fā)生器主要缺點(diǎn)是MUX面積隨DPWM發(fā)生器分辨率位數(shù)n呈指數(shù)級的增長。假設(shè)要實(shí)現(xiàn)一個(gè)10bit的DPWM，則需要1024位的多路復(fù)用器，造成面積浪費(fèi)。工藝和溫度變化直接影響半導(dǎo)體器件和電路，電路性能存在偏差。因此，導(dǎo)致延遲單元延遲時(shí)間變化。

1.2.3 數(shù)字抖動(dòng)的計(jì)數(shù)混合方式

通過在輸出DPWM波形中提高抖動(dòng)，使DPWM發(fā)生器分辨率增加，此為數(shù)字抖動(dòng)實(shí)現(xiàn)方式。利用數(shù)字抖動(dòng)去提高DPWM發(fā)生器分辨率是根據(jù)功率級的穩(wěn)態(tài)輸出電壓是平均化結(jié)果。

如圖4所示，假設(shè)在穩(wěn)態(tài)的時(shí)候，一個(gè)N位的DPWM發(fā)生器的輸出控制信號波形中每4個(gè)輸出脈沖只在最后一個(gè)脈沖寬度上增加一個(gè)Ts時(shí)長，如果在其增加之前輸出電壓為VO，那么增加之后這4個(gè)脈沖信號控制的輸出電壓變化則為VO+VIN，平均一個(gè)時(shí)鐘周期多變化了Ts，且平均到一個(gè)周期輸出電壓變化即為

圖4 數(shù)字抖動(dòng)原理Fig.4 Principle of digital jitter

2 傳統(tǒng)的DPWM設(shè)計(jì)

2.1 基于計(jì)數(shù)器的DPWM設(shè)計(jì)

基于計(jì)數(shù)器的設(shè)計(jì)是利用VerilogHDL語言進(jìn)行設(shè)計(jì)仿真，其靈活性強(qiáng)，還能夠降低開發(fā)成本。在數(shù)字PWM中，占空比的值與計(jì)數(shù)器的值相比較，即可產(chǎn)生DPWM信號。在本試驗(yàn)中，計(jì)數(shù)器每個(gè)計(jì)數(shù)的單元時(shí)間是2 ns。計(jì)數(shù)器可以遞增計(jì)數(shù)，也可以遞減計(jì)數(shù)，這取決于其調(diào)制方式。當(dāng)主計(jì)數(shù)器計(jì)數(shù)下降時(shí)，則為前緣調(diào)制。當(dāng)主計(jì)數(shù)器計(jì)數(shù)上升時(shí)，則為后緣調(diào)制。而且前緣調(diào)制對于DPWM信號會(huì)有關(guān)斷延遲，后緣調(diào)制則會(huì)有打開延遲。基于計(jì)數(shù)器的傳統(tǒng)DPWM設(shè)計(jì)的主要優(yōu)點(diǎn)是簡單化和線性關(guān)系。為實(shí)現(xiàn)高分辨率計(jì)數(shù)器的比特率會(huì)很高，其主要缺點(diǎn)是需要很高的時(shí)鐘頻率和功率消耗[10-13]。因此，基于DPWM的實(shí)現(xiàn)高頻率、高分辨率的計(jì)數(shù)器有一定困難[14]。

2.1.1 前緣數(shù)字脈寬調(diào)制

基于計(jì)數(shù)器的前緣DPWM控制框圖（見圖5），占空比和計(jì)數(shù)器的值輸入到比較器中，計(jì)數(shù)器開始向下計(jì)數(shù)。當(dāng)占空比值高于計(jì)數(shù)器值時(shí)，S-R觸發(fā)器設(shè)置DPWM信號為高電平，這時(shí)比較器的輸出變?yōu)镈PWM脈沖。且DPWM僅在開關(guān)周期結(jié)束時(shí)，才被關(guān)斷。當(dāng)主計(jì)數(shù)器完成計(jì)數(shù)為零時(shí)，則重置。

圖5 基于計(jì)數(shù)器的前緣DPWM框圖Fig.5 Block diagram of Leading-edge DPWM based on counter

占空比的低于計(jì)數(shù)器值，但調(diào)制器不能對其變化產(chǎn)生相應(yīng)的反應(yīng)，會(huì)等待直至開關(guān)周期結(jié)束后，才關(guān)斷DPWM信號。這個(gè)關(guān)斷延遲會(huì)導(dǎo)致感應(yīng)器過度充電，感應(yīng)器會(huì)提供更多的輸出功率，并導(dǎo)致額外的過沖或環(huán)回路輸出電壓。因此，這種傳統(tǒng)的前緣調(diào)制在關(guān)斷DPWM時(shí)，會(huì)產(chǎn)生延遲。

2.1.2 后緣數(shù)字脈寬調(diào)制

基于計(jì)數(shù)器的后緣DPWM控制框圖（見圖6），在這個(gè)方案中，主計(jì)數(shù)器向上計(jì)數(shù)，DPWM信號由固定的時(shí)鐘信號打開，通過比較器輸出而關(guān)斷。比較器輸入類似于前緣調(diào)制。當(dāng)占空比的值低于計(jì)數(shù)器值時(shí)，DPWM脈沖被關(guān)斷。當(dāng)占空比在相同的開關(guān)周期繼續(xù)變高，調(diào)制器將對其改變不會(huì)有相應(yīng)反應(yīng)，等待直到下一個(gè)開關(guān)周期，才打開DPWM信號。

圖6 基于計(jì)數(shù)器的后緣DPWMFig.6 Block diagram of Trailing-edge DPWM based on counter

占空比值高于計(jì)數(shù)器值，但調(diào)制器不能對其變化產(chǎn)生相應(yīng)的反應(yīng)，會(huì)等待直至開關(guān)周期結(jié)束后，才打開DPWM信號。因此，導(dǎo)致打開延遲。

2.2 基于延遲線的DPWM設(shè)計(jì)

這類調(diào)制采用串聯(lián)延遲單元連接，脈寬被量化為一個(gè)延遲單元的函數(shù)，若有n位占空比，則會(huì)有2n個(gè)延遲元件被使用，通過選擇器選擇延遲單元。選擇器以n位占空比，2n∶1的方式進(jìn)行選擇。因此，選擇器的控制信號也是n位，去執(zhí)行延遲單元的選擇。在本試驗(yàn)中，延遲線的每個(gè)門的延遲時(shí)間是5 ns。基于延遲線的DPWM的設(shè)計(jì)框圖（見圖7）。

圖7 基于延遲線的DPWMFig.7 Block diagram of DPWM based on delay line

3 改進(jìn)的MDPWM設(shè)計(jì)

計(jì)數(shù)器法結(jié)構(gòu)雖簡單、占用面積小，但當(dāng)DPWM精度要求較高時(shí)，則有可能導(dǎo)致計(jì)數(shù)器產(chǎn)生相當(dāng)大功耗。延遲線法即使能獲得精度較高DPWM，卻會(huì)導(dǎo)致硅區(qū)面積急劇增加。在傳統(tǒng)的數(shù)字脈寬調(diào)制方案中，前緣數(shù)字脈寬調(diào)制顯示關(guān)斷延遲，后緣數(shù)字脈寬調(diào)制顯示打開延遲。因此，本文提出DPWM改進(jìn)方案（MDPWM）以減少此類延遲。

基于計(jì)數(shù)器的前緣MDPWM的控制原理圖（見圖8），其基本概念是增添輔助計(jì)數(shù)器。主計(jì)數(shù)器是在前緣DPWM情況下的降值計(jì)數(shù)器，補(bǔ)充輔助計(jì)數(shù)器是一個(gè)與主計(jì)數(shù)器相反的升值計(jì)數(shù)器。在傳統(tǒng)的前緣調(diào)制設(shè)計(jì)中，當(dāng)DPWM信號設(shè)置為高電平之后，DPWM信號在任何時(shí)間都不能被關(guān)斷，直到該周期結(jié)束為止。相反，在MDPWM設(shè)計(jì)中，當(dāng)輔助計(jì)數(shù)器值達(dá)到占空比的值時(shí)，開始向上計(jì)數(shù)。此時(shí)，DPWM信號設(shè)置為高電平，在開關(guān)周期結(jié)束時(shí)，設(shè)置為低電平。這樣，當(dāng)占空比從高變低時(shí)，DPWM會(huì)立即復(fù)位，以減少關(guān)斷延遲時(shí)間。

圖8 基于計(jì)數(shù)器的前緣MDPWM控制原理Fig.8 Control principle diagram of Leading-edge MDPWM based on counter

基于計(jì)數(shù)器的后緣MDPWM控制原理（見圖9），圖9顯示，由傳統(tǒng)后緣數(shù)字脈寬調(diào)制所引起打開延遲的降低方法。操作如下，主計(jì)數(shù)器是在后緣DPWM情況下的升值計(jì)數(shù)器，輔助計(jì)數(shù)器是一個(gè)與主計(jì)數(shù)器相反的降值計(jì)數(shù)器，其原理與前緣MDPWM控制原理相同。

圖9 基于計(jì)數(shù)器的后緣MDPWM控制原理Fig.9 Control principle diagram of trailing-edge MDPWM based on counter

基于延遲線的MDPWM控制原理圖（見圖10），延遲單元數(shù)量取決于DPWM位數(shù)量。在傳統(tǒng)的DPWM延遲線中，其DPWM脈沖的設(shè)置取決于延遲元件，而復(fù)位則取決于時(shí)鐘信號。在MDPWM中，延遲元件會(huì)使DPWM脈沖復(fù)位，而設(shè)置動(dòng)作則是由一個(gè)時(shí)鐘信號或者是輔助延遲元件完成。當(dāng)在一個(gè)開關(guān)周期中，有一個(gè)以上的占空比變化時(shí)，所添加延遲元件使DPWM脈沖做出及時(shí)響應(yīng)。因此，會(huì)降低延遲時(shí)間。

圖10 基于延遲線的MDPWM的控制原理Fig.10 Control principle diagram of MDPWM based on delay line

4 結(jié)果與分析

FPGA（Field programmable gate array，現(xiàn)場可編程邏輯門陣列）產(chǎn)生于20世紀(jì)80年代中期，采用掩膜可編程陣列結(jié)構(gòu)，不受“與或”陣列結(jié)構(gòu)的限制，靠內(nèi)部邏輯單元構(gòu)成復(fù)雜的邏輯電路。

Quartus II是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera hardware description language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程，使設(shè)計(jì)者能夠方便進(jìn)行設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程[15]。

Quartus II的特點(diǎn)如下：

①能支持多時(shí)鐘定時(shí)分析、LogicLockTM用于模塊的設(shè)計(jì)、SOPC（可編程片上系統(tǒng)）、內(nèi)嵌SignalTapⅡ、功率估計(jì)器等高級工具。

②使引腳的分配及時(shí)序約束能夠更方便。

③其內(nèi)部還包括有MAX+plusⅡ的GUI，而且容易將MAX+plusⅡ的工程可以穩(wěn)定地過渡到Quartus II的開發(fā)環(huán)境中去。

④對于Fmax設(shè)計(jì)而言，擁有良好的預(yù)期效果。

⑤能夠支持的器件種類較多。

FPGA的設(shè)計(jì)需要遵守一定開發(fā)流程，在流程的固定環(huán)節(jié)中，還需要遵守固定的原則和規(guī)定。FPGA的設(shè)計(jì)流程大致上包括系統(tǒng)規(guī)范、模塊設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真（前仿真）、綜合、布局布線、時(shí)序驗(yàn)證（后仿真）、配置下載等8個(gè)步驟，設(shè)計(jì)流程如圖11所示。

圖11 設(shè)計(jì)流程Fig.11 Flow of design

4.1 DPWM和MDPWM的仿真結(jié)果比較

考慮到傳統(tǒng)DPWM在某種程度上的局限性，因此本文提出一種用FPGA實(shí)現(xiàn)DPWM控制器的方案。該方案具有高頻高精度、頻率可調(diào)、速度快、易修改、可現(xiàn)場編程等特點(diǎn)。其中，DPWM信號輸出的周期時(shí)間是1MHz。

在仿真實(shí)驗(yàn)的主電路中，各參數(shù)如下：

VIN=4.75v-23 v，VO=3.3 v，L=2.2 uH，C=4.7 uF，f=1 MHz。

開關(guān)管VT選擇SSF7509，是采用新技術(shù)制成的中壓大電流N溝漕增強(qiáng)型功率MOSFET。其優(yōu)點(diǎn)是這項(xiàng)新技術(shù)增加單胞，同時(shí)降低導(dǎo)通電阻。VT參數(shù)特性如圖表1。

表1 VT參數(shù)特性Table 1 Parameter character of VT

如圖12、13所示，比較基于計(jì)數(shù)器的傳統(tǒng)DPWM和改進(jìn)MDPWM仿真結(jié)果。可以看出，當(dāng)在前緣脈寬調(diào)制方式中，在相同的時(shí)間點(diǎn)上（100 ps=0.1 ns）附近，占空比從高變低，相比于傳統(tǒng)的DPWM，本論文提出的改進(jìn)方案，它不會(huì)等待直到開關(guān)周期結(jié)束，MDPWM才復(fù)位。相反，所輸出的DPWM信號，能在任何時(shí)間對占空比的變化有所改變和復(fù)位。因此，減少關(guān)斷延遲時(shí)間。圖14、15可以看出，相同于前緣脈寬調(diào)制，在后緣脈寬調(diào)制方式中，0.2 ns這一點(diǎn)上，所提出的MDPWM方案中，輸出DPWM信號對占空比改變做出響應(yīng)，減少打開延遲時(shí)間。

圖12 基于計(jì)數(shù)器的前緣DPWM仿真Fig.12 Simulation of Leading-edge DPWM based on counter

圖13 基于計(jì)數(shù)器的前緣MDPWM仿真Fig.13 Simulation of Leading-edge MDPWM based on counter

圖14 基于計(jì)數(shù)器的后緣DPWM仿真Fig.14 Simulation of trailing-edge DPWM based on counter

圖15 基于計(jì)數(shù)器的后緣MDPWM仿真Fig.15 Simulation of trailing-edge MDPWM based on counter

如圖16、17所示，比較基于延遲線的傳統(tǒng)DPWM和改進(jìn)MDPWM兩個(gè)仿真結(jié)果。可以看出，在20.0～30.0 ns這個(gè)時(shí)間段上，時(shí)鐘信號值有一個(gè)以上的變化時(shí)，相比于傳統(tǒng)的DPWM，本文方案中，輸出DPWM對變化能較快做出響應(yīng)，減少延遲現(xiàn)象。

圖16 基于延遲線的DPWM仿真Fig.16 Simulation of DPWM based on delay line

圖17 基于延遲線的MDPWM仿真Fig.17 Simulation of MDPWM based on delay line

通過仿真結(jié)果比較，可見本文提出MDPWM方案具有可行性，能減少傳統(tǒng)DPWM造成延遲時(shí)間，使輸出脈沖響應(yīng)變快，提高效率。

4.2 負(fù)載輸出的影響

當(dāng)負(fù)載瞬態(tài)電流突然變化時(shí)，就會(huì)產(chǎn)生輸出電壓偏差現(xiàn)象。為維持穩(wěn)定的輸出電壓，控制信號必須指示DPWM更快地打開或關(guān)斷。因此，電壓的偏差必須減少以滿足負(fù)載動(dòng)態(tài)的需求。這時(shí)，需改變占空比維持穩(wěn)定的輸出電壓，即改變導(dǎo)通時(shí)間。負(fù)載的輸出電壓和瞬態(tài)電流變化情況如圖18所示。

圖18 負(fù)載的輸出電壓和瞬態(tài)電流Fig.18 Output voltage of the load and transient current

通過Matlab仿真結(jié)果的比較，本文提出的MDPWM方案，當(dāng)負(fù)載電流瞬態(tài)變化時(shí)，降低負(fù)載輸出電壓偏差。使輸出電壓維持在良好穩(wěn)定狀態(tài)下。可見由于減少延遲時(shí)間，獲得負(fù)載輸出動(dòng)態(tài)響應(yīng)改進(jìn)。

5 結(jié) 論

PWM控制技術(shù)以其控制簡單、靈活和動(dòng)態(tài)響應(yīng)好優(yōu)點(diǎn)成為電力電子技術(shù)最廣泛應(yīng)用控制方式。本文主要針對數(shù)字脈寬調(diào)制技術(shù)，對Buck型DC-DC變換器中的開關(guān)管VT進(jìn)行控制，利用FPGA的Verilog HDL硬件描述語言，通過QuartusⅡ軟件進(jìn)行仿真。分別用傳統(tǒng)的DPWM和改進(jìn)方案MDPWM控制方式實(shí)現(xiàn)，比較兩者仿真輸出結(jié)果。

結(jié)果表明，MDPWM對占空比改變馬上進(jìn)行響應(yīng)，減少延遲時(shí)間，其減少范圍為6 ns。該設(shè)計(jì)具有較強(qiáng)可行性，提高開關(guān)管VT效率，影響B(tài)uck型DC-DC變換器負(fù)載輸出。因?yàn)镸DPWM方案可減少延遲時(shí)間，當(dāng)負(fù)載電流瞬態(tài)變化時(shí)，對輸出電壓的偏差起抑制作用。使負(fù)載的輸出電壓響應(yīng)及時(shí)、調(diào)速變快，維持在穩(wěn)定狀態(tài)下，對Buck型DC-DC變換器具有參考和推廣價(jià)值。

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