時(shí)間交替ADC系統(tǒng)的實(shí)現(xiàn)

汪 燦，郭裕順

（杭州電子科技大學(xué) 電子信息學(xué)院，浙江 杭州 310018）

隨著現(xiàn)代信息處理系統(tǒng)逐漸向數(shù)字化、智能化和寬帶化的方向發(fā)展，ADC系統(tǒng)成為了眾多研究領(lǐng)域的瓶頸，如何在有效地提高系統(tǒng)采樣率的同時(shí)保持較高的采樣精度成為亟需解決的問(wèn)題。除了通過(guò)工藝、電路結(jié)構(gòu)等方面的改進(jìn)設(shè)法提高單塊ADC的轉(zhuǎn)換速度外，通過(guò)時(shí)間交替采樣技術(shù)也是提高轉(zhuǎn)換速度的一種有效方法。時(shí)間交替采樣采用多片ADC對(duì)同一模擬輸入信號(hào)進(jìn)行并行交替采樣，從而能夠成倍地提高整個(gè)ADC系統(tǒng)的采樣率，同時(shí)整個(gè)采樣系統(tǒng)的采樣精度可基本保持不變。

本文設(shè)計(jì)了一個(gè)用兩片AD9480組成的時(shí)間交替ADC系統(tǒng)，電路主要包括前置放大、采樣時(shí)鐘信號(hào)產(chǎn)生、基于FPGA的數(shù)據(jù)采集控制與存儲(chǔ)等幾部分。時(shí)間交替ADC系統(tǒng)實(shí)現(xiàn)時(shí)的主要問(wèn)題是由于每片ADC之間性能的不匹配，會(huì)不可避免地引入通道失配誤差，這些誤差的存在會(huì)導(dǎo)致采樣數(shù)據(jù)中出現(xiàn)雜波分量，嚴(yán)重影響系統(tǒng)性能[3]。為此文章討論了誤差校正方案，針對(duì)三種主要的通道適配誤差即偏置誤差、增益誤差及采樣時(shí)間誤差，給出了校正方案，并在Matlab中對(duì)采集到的數(shù)據(jù)進(jìn)行了驗(yàn)證，結(jié)果表明經(jīng)過(guò)校正，通道誤差能得到較好的消除。

1 時(shí)間交替采樣系統(tǒng)

時(shí)間交替采樣系統(tǒng)的原理如下圖1所示，利用M片采樣率為fs/M的ADC以一個(gè)固定的時(shí)間間隔依次對(duì)同一個(gè)輸入模擬信號(hào)進(jìn)行并行交替采樣，相鄰ADC之間的采樣時(shí)間間隔為T(mén)s=1/fs相位之間固定相差360/M度，如下圖2所示。最后，將每片ADC采樣數(shù)據(jù)拼接成一個(gè)總的采樣數(shù)據(jù)輸出。經(jīng)過(guò)以上的操作，整個(gè)采樣系統(tǒng)的采樣率可以達(dá)到fs，提高為單片ADC采樣率的M倍。

本文設(shè)計(jì)的系統(tǒng)采用兩片采樣精度為8bit，最高采樣頻率為250MSPS的AD9480芯片。整個(gè)硬件電路的組成如下圖3所示，主要包括差分放大電路、采樣時(shí)鐘產(chǎn)生和分配電路、ADC采樣電路、FPGA控制電路、及電源管理[4]。

1）差分放大電路

前置差分放大電路采用ADI公司生產(chǎn)的AD8351芯片作為差分放大器，這款芯片具備低功耗、低失真、大寬帶的特點(diǎn)；并且可以作為單端和差分變換不同增益比的差分輸出，其增益最大可以調(diào)到26 dB。設(shè)計(jì)中單端模擬輸入信號(hào)經(jīng)過(guò)差分放大電路后產(chǎn)生共模電平為1.9 V，電壓擺幅為350 mV的模擬LVDS差分信號(hào)。

圖1 時(shí)間交替采樣系統(tǒng)結(jié)構(gòu)Fig.1 Structure of time-interleaved ADCsystem

圖2 時(shí)間交替采樣系統(tǒng)采樣時(shí)鐘分配示意圖Fig.2 Sample clock distribution of time-interleaved ADCsystem

圖3 時(shí)間交替ADC系統(tǒng)的硬件電路Fig.3 The hardware circuit of time-interleaved ADCsystem

2）時(shí)鐘產(chǎn)生和分配電路

時(shí)鐘產(chǎn)生和分配的設(shè)計(jì)是時(shí)間交替采樣技術(shù)實(shí)現(xiàn)的關(guān)鍵。設(shè)計(jì)中采用ADI公司的AD9518-3時(shí)鐘芯片，這款芯片自帶鎖相環(huán)PLL電路；輸出信號(hào)為L(zhǎng)VPECL類型高速差分信號(hào)，其最高頻率為1.6GHz；同時(shí)該時(shí)鐘芯片能夠產(chǎn)生三對(duì)時(shí)間交替時(shí)鐘信號(hào)通道，通道之間的時(shí)鐘偏斜在10 ps內(nèi)，且輸出的時(shí)鐘自身抖動(dòng)要小于225 fs，因此是一款十分理想的時(shí)鐘芯片。設(shè)計(jì)過(guò)程中利用其兩對(duì)時(shí)鐘通道產(chǎn)生幅度相同，相位相反的差分時(shí)鐘信號(hào)。

3）ADC 采樣電路

ADC采樣電路采用的是AD9480芯片進(jìn)行設(shè)計(jì)，這款芯片最高采樣率為250MSPS，轉(zhuǎn)換輸出數(shù)字信號(hào)為8位，常溫下實(shí)際有效位數(shù)典型值可以達(dá)到7.6位，是一款十分優(yōu)秀的高性能模數(shù)轉(zhuǎn)換器。在其輸出端不僅輸出LVDS采樣數(shù)據(jù)，同時(shí)直接將輸入的差分時(shí)鐘做簡(jiǎn)單處理后也送到了輸出端，方便后期對(duì)采樣數(shù)據(jù)的處理。對(duì)于LVDS電平在高速電路PCB設(shè)計(jì)中，進(jìn)行了特殊的“蛇形”走線方式，以減小信號(hào)的反射串?dāng)_，同時(shí)在差分信號(hào)的接收端接入100歐姆的電阻以實(shí)現(xiàn)阻抗匹配。

4）基于FPGA的系統(tǒng)控制

采樣系統(tǒng)利用FPGA進(jìn)行時(shí)鐘芯片AD9518-3的寄存器配置以及對(duì)采樣數(shù)據(jù)進(jìn)行緩存和實(shí)時(shí)觀測(cè)，這里采用ALTERA公司Cyclone III系列的EP3C25Q240C8芯片作為控制單元，這款芯片是一款高性價(jià)比的FPGA芯片，工作電壓為1.2 V，內(nèi)部集成了24 624個(gè)邏輯單元；同時(shí)在芯片內(nèi)部有多達(dá)66個(gè)M9K存儲(chǔ)單元，可以被方便的配置成RAM、ROM、FIFO等，因此很容易地實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)；另外芯片擁有多達(dá)149個(gè)的I/0引腳，內(nèi)嵌了4個(gè)鎖相環(huán)（PLL），能夠滿足設(shè)計(jì)要求。

采用FPGA對(duì)整個(gè)系統(tǒng)控制的過(guò)程如下：FPGA上電復(fù)位后，對(duì)時(shí)鐘芯片AD9518-3寫(xiě)入控制字以便完成時(shí)鐘芯片的寄存器配置，這里的配置過(guò)程即時(shí)鐘芯片產(chǎn)生兩路采樣時(shí)鐘的過(guò)程，經(jīng)過(guò)配置后，產(chǎn)生兩路大小相同，相位相反的差分LVPECL時(shí)鐘信號(hào)；同時(shí)采樣時(shí)鐘接入到ADC采樣電路以控制采樣過(guò)程，經(jīng)過(guò)ADC采樣通道后的采樣數(shù)據(jù)和采樣時(shí)鐘同時(shí)通過(guò)異步FIFO處理，實(shí)現(xiàn)跨時(shí)鐘域的數(shù)據(jù)傳遞，選取的FIFO深度為256，并將數(shù)據(jù)緩存到FPGA中，并通過(guò)QuartusII軟件中內(nèi)部嵌入式邏輯分析（SignalTap）實(shí)時(shí)觀測(cè)FPGA引腳的采樣數(shù)據(jù)，判斷采樣過(guò)程是否理想，對(duì)于不理想的數(shù)據(jù)需要重新進(jìn)行采樣；FPGA緩存的數(shù)據(jù)可進(jìn)一步送到上位機(jī)中進(jìn)行誤差分析和校正。

2 通道誤差的校正

對(duì)于理想的時(shí)間交替采樣系統(tǒng)，第k路采樣通道的輸出信號(hào)表達(dá)式為：xk（n）=x（nMTs+kTs），其中 k=0，1，2，…M-1，n為采樣點(diǎn)。然而在實(shí)際工程應(yīng)用中，由于不同通道的ADC的采樣特性不可能做到完全相同，會(huì)不可避免地產(chǎn)生通道失配誤差，即偏置誤差、增益誤差及采樣時(shí)間誤差。三種通道失配誤差的存在，將會(huì)大大降低系統(tǒng)的性能。設(shè)第k路采樣通道的偏置誤差為 Δok，增益誤差為 Δgk，時(shí)間誤差為 Δtk，則實(shí)際采樣過(guò)程中輸出信號(hào)表達(dá)式為：

對(duì)于頻率為f0的輸入信號(hào)，這3種誤差在頻域中的表現(xiàn)為：信號(hào)的頻譜點(diǎn)在 ω0（ω0=2π f0）處，偏置噪聲的頻譜點(diǎn)在 k·ωs/M（k=0，1，2，…M-1）；增益誤差和時(shí)間誤差的頻譜點(diǎn)在±ω0+（ωs/M）k（k=0，1，2，…M-1）。 當(dāng)采樣系統(tǒng)的輸入頻率和采樣通道數(shù)確定后這3種誤差在頻域中對(duì)應(yīng)的頻譜點(diǎn)都是確定，據(jù)此可以進(jìn)行有效的估算和校正。

這里通道誤差估算過(guò)程以第一個(gè)采樣通道作為參考，假設(shè)該通道不存在增益誤差和時(shí)間誤差，即Δg0=1，Δt0=0。設(shè)信號(hào)的采樣序列為 x（n），（n=1，2…N-1），則可以得到序列 x（n）的DFT變換為：

根據(jù)式（3），可以通過(guò)減法運(yùn)算消除偏置誤差，即：

由式（4）得到消除了偏置誤差的序列x′k（n），可以由此進(jìn)行增益誤差的估算和校正[5]，首先構(gòu)造

由此通過(guò)除法運(yùn)算即可消除增益誤差，即：

由式（8）得到消除了偏置誤差和增益誤差的序列x″dk（n），可以由此進(jìn)行時(shí)間誤差的估算和校正：

由（10）可知時(shí)間誤差是由于實(shí)際采樣時(shí)鐘發(fā)生了αk的偏差引起的，由此可以通過(guò)時(shí)域插值運(yùn)算對(duì)實(shí)際采樣點(diǎn)t作一個(gè)t-αk的時(shí)間偏移以達(dá)到校正時(shí)間誤差的目的。

3 實(shí)驗(yàn)結(jié)果

根據(jù)Cyclone III芯片手冊(cè)[6]可以知道EP3C25Q240C8芯片中FIFO最大支持的時(shí)鐘頻率為238 MHz，同時(shí)校正算法中采樣頻率和信號(hào)頻率有fs=f0·N/m，因此實(shí)際設(shè)計(jì)中每個(gè)ADC采樣通道的采樣頻率為200 MSPS，整個(gè)系統(tǒng)的采樣率最終達(dá)到400 MSPS。

硬件電路設(shè)計(jì)完成后，在模擬輸入端接入幅值為300 mV，頻率為1 kHz，偏置和相位都為0的正弦信號(hào)作為模擬輸入信號(hào)，并將FPGA采集到的數(shù)據(jù)送到Matlab中進(jìn)行數(shù)據(jù)分析和誤差校正，兩個(gè)通道每個(gè)通道采樣點(diǎn)數(shù)為8 000個(gè)點(diǎn)，下圖4中給出了兩路采樣數(shù)據(jù)以及兩通道采樣數(shù)據(jù)合并后的采樣數(shù)據(jù)（只取了其中100點(diǎn)采樣點(diǎn)的局部圖），可以看到，最后得到的系統(tǒng)采樣數(shù)據(jù)確實(shí)在相同的采樣點(diǎn)數(shù)內(nèi)，采樣到的數(shù)據(jù)量為單通道采樣的數(shù)據(jù)量的兩倍，達(dá)到了提高采樣率的目的；同時(shí)，采樣數(shù)據(jù)確實(shí)存在著一定的誤差，這些誤差主要是通道間的失配誤差造成的。

通過(guò)Matlab軟件對(duì)采集到的數(shù)據(jù)進(jìn)行頻譜分析和誤差校正，可以得到如下圖5和6所示的頻譜圖，圖5中所示的是對(duì)采集到的數(shù)據(jù)進(jìn)行頻譜分析，兩個(gè)通道每個(gè)通道采樣點(diǎn)數(shù)為8 000個(gè)點(diǎn)，從圖中可以看到得到的3種通誤差點(diǎn)基本上是符合前面推斷的，同時(shí)通道誤差的幅度都比較大，嚴(yán)重影響了采樣系統(tǒng)的性能；圖6中所示的是經(jīng)過(guò)誤差算法校正后采樣數(shù)據(jù)的頻譜圖，可以看到通道誤差基本上得到了校正，系統(tǒng)的信噪失真比和無(wú)雜散波動(dòng)態(tài)范圍都得到了相應(yīng)的提高。

4 結(jié) 論

圖4 采樣數(shù)據(jù)的時(shí)域波形Fig.4 The time domain waveform of sampling data

圖5 誤差校正前采樣數(shù)據(jù)的頻譜Fig.5 The frequency spectrum before calibrating the errors

圖6 經(jīng)過(guò)誤差校正后采樣數(shù)據(jù)的頻譜Fig.6 The frequency spectrum after calibrating the errors

本文利用2片ADC采樣芯片及外圍電路實(shí)現(xiàn)了基于時(shí)間交替采樣技術(shù)的ADC系統(tǒng)，同時(shí)分析了這種時(shí)間交替采樣技術(shù)固有的3種通道誤差以及對(duì)ADC系統(tǒng)的影響；通過(guò)Matlab軟件分析采樣數(shù)據(jù)，觀察這種系統(tǒng)的頻譜特性，同時(shí)分析通道誤差的估算和校正方法，并對(duì)實(shí)際采樣系統(tǒng)系統(tǒng)進(jìn)行了有效地誤差校正；實(shí)驗(yàn)證明，通過(guò)時(shí)間交替采樣技術(shù)確實(shí)可以有效地提高采樣頻率，同時(shí)其通道誤差可以根據(jù)數(shù)學(xué)模型進(jìn)行分析進(jìn)而得到有效地校正，從而提高系統(tǒng)的性能。

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