新型全同步高分辨率DPWM設(shè)計(jì)

唐 寧，謝穎君

(桂林電子科技大學(xué)，廣西桂林541004)

數(shù)字脈寬調(diào)制器(DPWM)已經(jīng)成為了許多電源轉(zhuǎn)換器的基本構(gòu)成模塊［1，2］。DPWM的頻率取決于電源轉(zhuǎn)換器的運(yùn)行情況。而DPWM的分辨率決定了輸出電壓/電流控制精度。因此DPWM的分辨率對(duì)電源轉(zhuǎn)換器的性能有著至關(guān)重要的影響。

1DPWM基本原理和類型介紹

傳統(tǒng)的DPWM結(jié)構(gòu)是由一個(gè)比較器、一個(gè)計(jì)數(shù)器還有一個(gè)RS觸發(fā)器組成。這種DPWM結(jié)構(gòu)簡(jiǎn)單，能保持很好的線性度。主要是通過(guò)幾個(gè)預(yù)定義的閾值產(chǎn)生電源轉(zhuǎn)換器所需的門控信號(hào)。此類設(shè)計(jì)，最小時(shí)間步進(jìn)等于計(jì)數(shù)器的時(shí)鐘周期，分辨率的位數(shù)nDPWM可以通過(guò)式(1)計(jì)算出來(lái)。

其中fSW是DPWM的時(shí)鐘頻率，fCLK是計(jì)數(shù)器頻率。為了降低電感和電容的尺寸，現(xiàn)在電源轉(zhuǎn)換器的設(shè)計(jì)正朝著高的開(kāi)關(guān)頻率發(fā)展為了更好的數(shù)字應(yīng)用，DPWM分辨率的位數(shù)必須大于A/D轉(zhuǎn)換器分辨率的位數(shù)。這樣可以避免極限環(huán)現(xiàn)象。雖然DPWM可以使用計(jì)數(shù)器和比較器的方法來(lái)簡(jiǎn)單實(shí)現(xiàn)，但這種方法的弊端在于，隨著DPWM分辨率的提高，所需的系統(tǒng)時(shí)鐘頻率會(huì)要求提高的更多。到開(kāi)關(guān)頻率f，需要N位的DPWM，而此時(shí)的時(shí)鐘頻率需要到達(dá)2Nf才能滿足系統(tǒng)要求［10］。對(duì)于現(xiàn)在的開(kāi)關(guān)電源而言，顯然是難以滿足的。例如，系統(tǒng)的開(kāi)關(guān)頻率達(dá)到了1 MHz，需要DPWM的分辨率達(dá)到10 bit，此時(shí)要求時(shí)鐘頻率需要達(dá)到1 GHz。這樣不但使設(shè)計(jì)變得更加復(fù)雜還會(huì)導(dǎo)致成本的增加。隨著半導(dǎo)體技術(shù)的發(fā)展，SiC和GaN功率管能夠使開(kāi)關(guān)頻率變得更高，減小了電源轉(zhuǎn)換器的尺寸降低了成本，提高了電源轉(zhuǎn)換器的動(dòng)態(tài)性能和功率密度。然而這些電源轉(zhuǎn)換器都需要高頻率高分辨率的脈沖調(diào)制器(HRPWM)。HRPWM的另外一個(gè)重要的應(yīng)用是在DC-DC轉(zhuǎn)換器。無(wú)論是穩(wěn)壓器模塊或者占空比控制輸出功率電路，還是功率器件之間的開(kāi)關(guān)延時(shí)不匹配需要準(zhǔn)確調(diào)整。因此電力電子技術(shù)和數(shù)字控制技術(shù)的發(fā)展，使更高分辨率的PWM成為必須。

為了克服這個(gè)問(wèn)題，提出不同解決方法。文獻(xiàn)［3-9］提到了幾種基于FPGA的解決方法。這幾種解決方法共同的方案是用一個(gè)粗調(diào)分辨率的時(shí)鐘計(jì)數(shù)器和幾個(gè)內(nèi)嵌的時(shí)鐘管理(DCM)來(lái)實(shí)現(xiàn)。在計(jì)數(shù)周期開(kāi)始時(shí)置位PWM信號(hào)，然后由計(jì)數(shù)器和DCM共同作用產(chǎn)生復(fù)位信號(hào)。除了文獻(xiàn)［6，8］，其他論文采用的延時(shí)復(fù)位信號(hào)電路都不是完全同步的設(shè)計(jì)。異步電路難以進(jìn)行靜態(tài)時(shí)序分析而且由于FPGA中控制邏輯和走線延時(shí)可能產(chǎn)生毛刺。同步設(shè)計(jì)可以提高電路的可靠信，簡(jiǎn)化設(shè)計(jì)過(guò)程。除此之外設(shè)計(jì)可以更加獨(dú)立于工藝，可移植性強(qiáng)。文獻(xiàn)［11-13］的DPWM設(shè)計(jì)采用的是混合型的設(shè)計(jì)是無(wú)延時(shí)的可以達(dá)到高的響應(yīng)速率但是線性度不夠。

表1簡(jiǎn)要的比較了幾種不同結(jié)構(gòu)DPWM的主要參數(shù)。表格分為粗調(diào)計(jì)數(shù)器頻率，實(shí)現(xiàn)的分辨率，平衡的路徑。平衡路徑數(shù)越大越難設(shè)計(jì)單調(diào)的DPWM。還指出是否有是同步設(shè)計(jì)和有無(wú)毛刺。

表1 幾種HRPWM結(jié)構(gòu)比較

2 完全同步的高分辨率DPWM方案

本文提出一種完全同步的高分辨率DPWM的方案，不僅避免使用不穩(wěn)定的高頻時(shí)鐘而且提供了更加方便的最終實(shí)施。它是基于FPGA內(nèi)部可用的DCM資源。這種結(jié)構(gòu)的關(guān)鍵部分是FPGA提供的片上DCM。DCM模塊框圖結(jié)構(gòu)如圖1所示，DCM提供4個(gè)對(duì)輸入時(shí)鐘(CLKIN)的時(shí)鐘偏移。CLK0是CLKIN的同步信號(hào)輸出與CLKIN無(wú)相位偏移;CLK90與CLKIN有90°相位偏移;CLK180和 CLK270分別與CLKIN有180°和270°的相位偏移。CLKFB是反饋時(shí)鐘輸入，通過(guò)反饋時(shí)鐘可以通過(guò)CLKFX輸出一定范圍的倍頻時(shí)鐘卻與輸入時(shí)鐘無(wú)相位差。

圖1 DCM模塊框圖

DCM模塊具有移動(dòng)時(shí)鐘信號(hào)相位的能力，能夠調(diào)整輸入輸出信號(hào)的建立和保持時(shí)間，支持對(duì)其輸出 CLK0，CLK90，CLK180，CLK270 進(jìn)行相位粗調(diào)和細(xì)調(diào)。最小相移動(dòng)可以達(dá)到1%輸入時(shí)鐘周期的精度并且具有補(bǔ)償電壓和溫度漂移的動(dòng)態(tài)相位調(diào)節(jié)能力。因此到可以得到多個(gè)頻率相同但相位不同的輸出時(shí)鐘。如圖2所示DCM輸出時(shí)鐘的相位調(diào)整需要通過(guò)屬性控制PHASE_SHIFT來(lái)設(shè)置。PS設(shè)置范圍為-255到+255，因此最小可以獲得1/256輸入時(shí)鐘的相位移動(dòng)。如果輸入時(shí)鐘為100 MHz，需要將輸出時(shí)鐘調(diào)整+0.9 ns的話，PS=(0.9 ns/10 ns)×256=23。如果PHASE_SHIFT值是一個(gè)負(fù)數(shù)，則表示時(shí)鐘輸出應(yīng)該相對(duì)于CLKIN向后進(jìn)行相位移動(dòng);如果PHASE_SHIFT是一個(gè)正值，則表示時(shí)鐘輸出應(yīng)該相對(duì)于CLKIN向前進(jìn)行相移。

圖2 固定精度的相移結(jié)果

文獻(xiàn)［5］利用DCM的可變相移功能來(lái)實(shí)現(xiàn)DPWM，然而這方法需要幾個(gè)時(shí)鐘周期來(lái)改變占空比。降低了DPWM的動(dòng)態(tài)性能。而且采用的是異步電路將時(shí)鐘分為4個(gè)限象。本文提出一種采用DCM固定相移來(lái)設(shè)計(jì)全同步DPWM.。首先介紹基于DCM分辨率為2 bit的DPWM結(jié)構(gòu)。然后在這種結(jié)構(gòu)的基礎(chǔ)上延伸出高分辨率DPWM結(jié)構(gòu)。

該結(jié)構(gòu)電路圖如圖3所示輸入時(shí)鐘clk經(jīng)過(guò)DCM處理后產(chǎn)生4個(gè)相位偏移差值為90°的輸出時(shí)鐘。DPWM的占空比是由m+1位的ZK控制。CNT是m-1位計(jì)數(shù)器。當(dāng)計(jì)數(shù)器的值等于ZK(m:2)時(shí)，CL信號(hào)有效。計(jì)數(shù)器 CNT等于0而且 ZK(m:2)不等于0時(shí)，信號(hào)SETR有效。如圖4所示當(dāng)m=4，ZK=“01010”當(dāng)計(jì)數(shù)器計(jì) cnt=“010”時(shí)，CL信號(hào)有效。當(dāng)cnt=0且ZK≠0時(shí)SETR信號(hào)有效。4個(gè)寄存器實(shí)現(xiàn)了一個(gè)多相位同步電路，ZK低兩位控制多相電路的相移，從圖4中可以看出ZK的低兩位為“10”選擇了clk2。因此在clk2的上升沿將CL信號(hào)值賦RS鎖存器復(fù)位端使pwm輸出“0”。這個(gè)結(jié)構(gòu)的優(yōu)點(diǎn)就是數(shù)字電路產(chǎn)生的RS鎖存器的復(fù)位信號(hào)是同步的。如果用異步電路來(lái)復(fù)位RS鎖存器就很難進(jìn)行靜態(tài)時(shí)序分析，而且由于FPGA的控制邏輯和走線原因?qū)⒑苋菀桩a(chǎn)生毛刺。

圖3 基于DCM的DPWM結(jié)構(gòu)電路圖

圖4 占空比命令為“01010”DPWM波形圖

為了提高PWM的分辨率，將提出一種改進(jìn)的可擴(kuò)展結(jié)構(gòu)。n=m+k是占空比控制ZK的位數(shù)，其中k≥2。該結(jié)構(gòu)包括m位同步計(jì)數(shù)器，r個(gè)DCM，p(p=4×r)個(gè)邊緣觸發(fā)器。一個(gè)p選一的選擇器，以及一個(gè)SR鎖存器(輸出pwm信號(hào))。計(jì)數(shù)器的位數(shù)是可配置的。當(dāng)計(jì)數(shù)器等于ZK低m位的值時(shí)，clrd有效。計(jì)數(shù)器的值等于0而ZK≠0時(shí)，setd有效。這兩個(gè)信號(hào)產(chǎn)生SET個(gè)RESET信號(hào)從而控制RS鎖存器。計(jì)數(shù)器和全部的DCM有相同是輸入時(shí)鐘CK。DCM的4 個(gè)相移CLK0，CLK90，CLK180，和CLK270 產(chǎn)生一組p個(gè)的相移時(shí)鐘{CKi}其中0≤i＜p，所有的時(shí)鐘CKi具有相同的時(shí)鐘周期且占空比都是50%。CKi與CKi-1相位差為TCK/P。最小相移為一個(gè)周期TCK的1/256(k≤8)，DCMj的相移值必須設(shè)置為j×64/r其中0≤j＜r。圖5用p個(gè)觸發(fā)器來(lái)實(shí)現(xiàn)多相同步電路。FFi是CKi時(shí)鐘的上升沿觸發(fā)。p選一的選擇器用ZK的低k位來(lái)選擇CLRi信號(hào)來(lái)清零SR鎖存器。為了提高所設(shè)計(jì)電路的速度，例如最小允許路徑延時(shí)，從信號(hào)的輸入端到輸出是不同的。如果忽略相位的值，那么最小路徑延時(shí)都是TCK/2。該結(jié)構(gòu)的DPWM最大時(shí)鐘頻率只受DCM的影響。因此很容易擴(kuò)展所需要p的值。從式(2)可以得出該多相同步電路的時(shí)序約束沒(méi)有先前的設(shè)計(jì)那么嚴(yán)格了，可以實(shí)現(xiàn)更高的時(shí)鐘頻率。

其中tpmax(FFi)是觸發(fā)FFi輸入時(shí)鐘到輸出端的最大傳輸時(shí)間，tSU(FFp/2+i)是觸發(fā)器建立時(shí)間。tpmax(net)是路徑延時(shí)。TCK0/2是CK0與CK4上升沿之間的時(shí)間差，δmax(CK0，CK4)是 CK0與 CK4上升沿同時(shí)到達(dá)的最大時(shí)間差。對(duì)于一個(gè)特定的FPGA系列，p的值取決于DCM模塊的可用數(shù)量，以及每一個(gè)DCM可用驅(qū)動(dòng)的全局時(shí)鐘線數(shù)量而且必須確保多路選擇器的輸入路徑延時(shí)小于TCK/p。

圖5 多相同步電路

圖6 基于DCM的HDPWM結(jié)構(gòu)

3 基于DCM的HRPWM結(jié)構(gòu)具體實(shí)現(xiàn)

該結(jié)構(gòu)采用了3個(gè)DCM模塊來(lái)實(shí)現(xiàn)高精度DPWM。電路如圖6所示該電路圖的m=8，k=3。該電路已經(jīng)用Verlog語(yǔ)言進(jìn)行實(shí)現(xiàn)了。第一DCM把輸入時(shí)鐘進(jìn)行四倍頻得到時(shí)鐘CK。時(shí)鐘CK分別作為DCM0和DCM1的輸入時(shí)鐘。Cnt是一個(gè)8 bit的計(jì)數(shù)器，如前面分析的SETD信號(hào)和CLRD信號(hào)由計(jì)數(shù)器和dc最高8 bit有效位控制。FFa和FFb儲(chǔ)存這兩信號(hào)。下降沿觸發(fā)的觸發(fā)器FFc和FFd主要避免由于CK0和CK2相位反向可能產(chǎn)生的故障。DCM0和DCM1產(chǎn)生8個(gè)相位時(shí)鐘CK0，CK1……CK7(圖 6 只標(biāo)明 CK0，CK1，CK2，CK3)。把DCM1的相移屬性值設(shè)置為32，那么輸出時(shí)鐘就相移TCK的32/256。在進(jìn)行引腳綁定的時(shí)候需要把DCM0和DCM1綁定在合適的位置。如果采用的是Xilinx XC3S500E Spartan-3E的開(kāi)發(fā)板可以分別將其分配在DCM_X0Y0和DCM_X1Y0，這樣可以使它們盡量靠近，避免路徑延時(shí)。兩個(gè)DCM可以驅(qū)動(dòng)四個(gè)全局時(shí)鐘線，因此電路必須工作在 CK0，CK1，CK2，CK3的上升沿或者下降沿。FF4，F(xiàn)F5，F(xiàn)F6，F(xiàn)F7必須是下降沿觸發(fā)。由于占空比的變化在步進(jìn)時(shí)間上引入非線性因素，但是這種FPGA的走線結(jié)構(gòu)解決不了這個(gè)問(wèn)題。這種結(jié)構(gòu)平衡路徑為8而且是一種無(wú)毛刺的全同步設(shè)計(jì)電路。

4 實(shí)驗(yàn)結(jié)果分析

為了驗(yàn)證設(shè)計(jì)的正確性，將DPWM的輸出與開(kāi)發(fā)板的SMA引腳綁定并且通過(guò)同軸電纜與示波器相連。為了能在示波器屏幕上完整的顯示整個(gè)脈沖和最小時(shí)間增量，應(yīng)當(dāng)選擇適當(dāng)?shù)恼伎毡容斎?。圖7是不同占空比命令輸入對(duì)應(yīng)輸出脈沖的寬度。從圖中可以看出DPWM具有很好的線性度。預(yù)期單位占空比變化對(duì)應(yīng)的時(shí)間增量Δt為625 ps。由于RESET信號(hào)需要經(jīng)過(guò)多相電路而SET信號(hào)則直接控制RS鎖存器，因此會(huì)出現(xiàn)一點(diǎn)偏差?？梢酝ㄟ^(guò)文獻(xiàn)［6］提到的方法降低這種偏差，或者讓FFe觸發(fā)器在CK2的上升沿觸發(fā)。但是通常數(shù)字控制器會(huì)這彌補(bǔ)種偏差。

圖7 占空比命令從“11000”到“10100”DPWM輸出波形

5 結(jié)論

本文論述了一種新型全同步DPWM結(jié)構(gòu)并且用Xilinx Spartan-3E FPGA進(jìn)行實(shí)現(xiàn)。該結(jié)構(gòu)的最大時(shí)鐘頻率是由DCM決定而不是多相電路。實(shí)驗(yàn)結(jié)果表明當(dāng)輸入時(shí)鐘為50MHz，DPWM的頻率為1 MHz，時(shí)間分辨率達(dá)到了625 ps同時(shí)保持了完全同步性。

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