基于有限元方法的ARM11核心板信號(hào)完整性分析

沈 敏，吳明贊，李 竹

(南京理工大學(xué)自動(dòng)化學(xué)院，南京210094)

隨著微處理器內(nèi)部時(shí)鐘頻率的迅速提高、上升和下降時(shí)間的縮短，必須對(duì)其進(jìn)行信號(hào)完整性分析，否則可能導(dǎo)致系統(tǒng)的可靠性不高，甚至無法正常工作［1］。信號(hào)完整性問題主要包括串?dāng)_、地彈、延時(shí)、振鈴、反射等［2］。可以運(yùn)用傳輸線理論對(duì) FPGA、DSP等系統(tǒng)進(jìn)行信號(hào)完整性仿真分析［3-6］。文章擬用有限元方法在反射和串?dāng)_方面對(duì)ARM11核心板進(jìn)行信號(hào)完整性仿真分析。

1 信號(hào)完整性原理概述

核心板中ARM芯片時(shí)鐘頻率已經(jīng)達(dá)到533 MHz～667 MHz，并且與DDR RAM等芯片進(jìn)行高速信號(hào)傳輸;由于CPU和DDR RAM都是BGA封裝的芯片，在引腳扇出時(shí)就需要使用大量的過孔;另外核心板的布線密度很高。所以必須對(duì)核心板進(jìn)行信號(hào)完整性分析。ARM11核心板布線如圖1所示。

圖1 ARM11核心板圖

1.1 反射原理

當(dāng)信號(hào)沿互連線傳播時(shí)所受到的瞬態(tài)阻抗發(fā)生變化，一部分信號(hào)將被反射，另一部分發(fā)生失真并繼續(xù)傳播下去［1］。反射和失真使信號(hào)質(zhì)量下降。這是單一網(wǎng)絡(luò)中多數(shù)信號(hào)完整性問題產(chǎn)生的主要原因。

設(shè)計(jì)互連線的目的是盡量保持信號(hào)受到的阻抗恒定，因此在布線時(shí)要盡量減少拐角和使用過孔。當(dāng)傳輸線時(shí)延大于信號(hào)上升時(shí)間的20%時(shí)，可以通過端接電阻來減小噪聲［7］。點(diǎn)對(duì)點(diǎn)拓?fù)浣Y(jié)構(gòu)常用的端接方法為源端串聯(lián)端接和遠(yuǎn)端并聯(lián)端接。源端阻抗與傳輸線特性阻抗相匹配，即源端串聯(lián)端接，這時(shí)傳輸線的電壓為驅(qū)動(dòng)電壓的一半，在負(fù)載處發(fā)生全反射時(shí)，接收端的電壓正好為驅(qū)動(dòng)電壓。終端阻抗與傳輸線特性阻抗相匹配，即遠(yuǎn)端并聯(lián)端接，這時(shí)接收端的反射系數(shù)為0，接受端電壓等于驅(qū)動(dòng)電壓。

1.2 串?dāng)_原理

串?dāng)_是指有害信號(hào)從一個(gè)網(wǎng)絡(luò)轉(zhuǎn)移到相鄰網(wǎng)絡(luò)。通常把噪聲源所在的網(wǎng)絡(luò)稱為動(dòng)態(tài)網(wǎng)絡(luò)，而把會(huì)有噪聲產(chǎn)生的網(wǎng)絡(luò)稱為靜態(tài)網(wǎng)絡(luò)。靜態(tài)網(wǎng)絡(luò)中距離源端最近的一端稱為近端，而離源端最遠(yuǎn)的一端稱為遠(yuǎn)端。系統(tǒng)中兩條網(wǎng)絡(luò)之間的容性耦合和感性耦合是引起串?dāng)_的兩個(gè)重要原因。

減小串?dāng)_的設(shè)計(jì)特點(diǎn)包括:增加信號(hào)路徑之間的間距;用平面作為返回路徑;使耦合長度盡量短;在帶狀線層布線;減小信號(hào)路徑的特性阻抗;使用介電常數(shù)較低的疊層;使用兩端和整條線上有短路過孔的防護(hù)布線［8-9］。對(duì)系統(tǒng)級(jí)仿真來說，在串?dāng)_分析中只包括靜態(tài)線兩邊相鄰導(dǎo)線產(chǎn)生的噪聲就已經(jīng)足夠了，這些噪聲為緊耦合總線中串?dāng)_的95%。

2 信號(hào)完整性仿真

2.1 仿真軟件介紹

Ansoft SIwave采用全波有限元算法，是一個(gè)精確的整板級(jí)電磁場全波分析工具。它可以仿真信號(hào)線與供電板間的噪聲耦合、傳輸延遲、過沖和下沖、反射和振鈴等時(shí)域效應(yīng)。提供了與當(dāng)前業(yè)界主流的PCB Layout工具之間方便快捷的接口。

2.2 仿真模型

在Ansoft Designer中建立反射仿真模型，如圖2所示。其中，電壓源設(shè)定的參數(shù)如下，幅值是3.3 V，上升和下降時(shí)間是0.5 ns，脈沖寬度是4.5 ns，時(shí)鐘周期是10 ns。電阻R31設(shè)定為變量，初始值取0。二端口網(wǎng)絡(luò)是信號(hào)線的SIW模型。電壓探頭Driver和Receiver分別用來測量源端電壓和接收端電壓。

圖2 反射仿真模型

在Ansoft Designer中建立串?dāng)_仿真模型，如圖3所示。其中，電壓源加在動(dòng)態(tài)線上，R1、R2、R3、R4值取信號(hào)線的特性阻抗，六端口網(wǎng)絡(luò)是3條相鄰信號(hào)線的SIW模型，電壓探頭Driver和Receiver分別測量動(dòng)態(tài)線的源端電壓和接收端電壓，電壓探頭near_xtlk和far_xtlk分別測量靜態(tài)線的近端串?dāng)_電壓和遠(yuǎn)端串?dāng)_電壓。

圖3 串?dāng)_仿真模型

3 仿真結(jié)果及分析

3.1 仿真結(jié)果

在反射和串?dāng)_仿真時(shí)，以數(shù)據(jù)線XM1_DATA30為例進(jìn)行闡述。分別對(duì)調(diào)整前后布線進(jìn)行仿真，調(diào)整如表1所示。其中，信號(hào)線的線寬為6 mil。

表1 反射和串?dāng)_調(diào)整情況

圖4 調(diào)整前反射模型仿真波形圖

反射仿真時(shí)，網(wǎng)絡(luò)XM1_DATA30兩端分別接的是CPU和DDR RAM，首先在Ansoft SIwave中對(duì)該數(shù)據(jù)線進(jìn)行S參數(shù)抽取，并在Ansoft Designer中添加其SIwave模型。調(diào)整前網(wǎng)絡(luò)SD0_CLK的反射模型仿真波形如圖4所示。由于網(wǎng)絡(luò)SD0_CLK的特性阻抗約為50 Ω，調(diào)整時(shí)在源端串聯(lián)50 Ω的電阻，對(duì)串聯(lián)電阻后的數(shù)據(jù)線XM1_DATA30重新建立SI-wave模型，調(diào)整后網(wǎng)絡(luò)SD0_CLK的反射模型仿真波形如圖5所示。

圖5 調(diào)整后反射模型仿真波形圖

對(duì)網(wǎng)絡(luò)XM1_DATA30源端串聯(lián)的電阻值進(jìn)行優(yōu)化，反射仿真模型中的電阻R31的參數(shù)re在0至10 Ω間取值，步進(jìn)為2 Ω，然后在Ansoft Designer中優(yōu)化參數(shù)re，發(fā)現(xiàn)將端接電阻設(shè)置為58 Ω時(shí)效果最好。

串?dāng)_仿真時(shí)，以數(shù)據(jù)線XM1_DATA30作為靜態(tài)線，以相鄰數(shù)據(jù)線XM1_DATA24和XM1_DATA26作為動(dòng)態(tài)線，這3條數(shù)據(jù)線兩端都分別接CPU和DDR RAM，首先在Ansoft SIwave中分別對(duì)調(diào)整前后的3條數(shù)據(jù)線進(jìn)行S參數(shù)抽取，并在Ansoft Designer中添加其SIwave模型。對(duì)調(diào)整前網(wǎng)絡(luò)仿真時(shí)，取R1～R4為71 Ω，調(diào)整前串?dāng)_模型仿真波形如圖6所示。對(duì)調(diào)整后網(wǎng)絡(luò)仿真時(shí)，取R1～R4為52 Ω，調(diào)整后串?dāng)_模型仿真波形如圖7所示。

圖6 調(diào)整前串?dāng)_模型仿真波形圖

圖7 調(diào)整后串?dāng)_模型仿真波形圖

3.2 仿真結(jié)果比較分析

由于文章篇幅有限，文中僅列出少量的仿真結(jié)果進(jìn)行比較，其他未列出仿真結(jié)果也是如此的，下面將3.1中的圖4、5、6、7的反射和串?dāng)_仿真結(jié)果進(jìn)行比較，如表2所示。

表2 反射和串?dāng)_仿真結(jié)果比較

分析反射參數(shù)，網(wǎng)絡(luò)SD0_CLK的傳輸線時(shí)延大于信號(hào)上升時(shí)間的20%(0.1 ns)，調(diào)整前網(wǎng)絡(luò)SD0_CLK的仿真結(jié)果中振鈴比較嚴(yán)重，過沖和下沖幅值達(dá)到驅(qū)動(dòng)電壓的27%，不符合要求。經(jīng)過源端串聯(lián)電阻后，振鈴噪聲就不是很大，接收端電壓的過沖和下沖幅值都下降到驅(qū)動(dòng)電壓的2.7%，被控制在驅(qū)動(dòng)電壓的10%(330 mV)以內(nèi)，因此，反射噪聲得到了有效控制。

分析串?dāng)_參數(shù)，網(wǎng)絡(luò)XM1_DATA30在調(diào)整前近端串?dāng)_電壓和遠(yuǎn)端串?dāng)_電壓達(dá)到驅(qū)動(dòng)電壓的14%，不符合要求。把傳輸線的特性阻抗和耦合長度減小，將線間距擴(kuò)大到3倍的線寬后，近端和遠(yuǎn)端串?dāng)_電壓為驅(qū)動(dòng)電壓的2.4%，被控制在驅(qū)動(dòng)電壓的5%(165 mV)以內(nèi)，因此，串?dāng)_噪聲得到有效控制。

4 結(jié)束語

文章運(yùn)用有限元方法對(duì)ARM11核心板的信號(hào)完整性問題進(jìn)行仿真和分析，主要從反射和串?dāng)_兩方面入手。為了削弱反射噪聲對(duì)接收端電壓的影響，減小傳輸線的長度，減少拐角和通孔的個(gè)數(shù)，并且在源端串聯(lián)電阻，最終使得反射噪聲符合要求。為了削弱臨近傳輸線對(duì)本線路近端和遠(yuǎn)端串?dāng)_的影響，減小特性阻抗，減小耦合長度，把線間距擴(kuò)大到線寬的3倍，最終使得串?dāng)_噪聲符合要求。所以，建立的有限元模型比較正確。而且用該模型對(duì)高速電路板信號(hào)完整性仿真所得的結(jié)果與理論一致。

文章的不足之處在于仿真時(shí)沒有考慮驅(qū)動(dòng)和負(fù)載阻抗的影響，仿真模型還需進(jìn)一步改善;此外，還需要對(duì)延時(shí)和地彈等信號(hào)完整性問題作進(jìn)一步的研究分析。

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