時域反射儀高精度步進(jìn)延遲系統(tǒng)設(shè)計

沈紹祥，劉麗華，方廣有，王 禮

1)中國科學(xué)院電子學(xué)研究所，北京100190;2)中國科學(xué)院大學(xué) 電子電氣與通信工程學(xué)院，北京100049;3)中國建筑科學(xué)研究院防火所，北京100013

時域反射儀(time domain reflectometry，TDR)是一種通過觀測電磁波在介質(zhì)中的傳播來確定待測介質(zhì)電磁性質(zhì)的探測儀器. 由于電磁波在不同介質(zhì)中的傳播速度與介質(zhì)的介電常數(shù)有關(guān)，工程上運用TDR 獲取電磁波在介質(zhì)中的反射信號來反演被測介質(zhì)參數(shù). TDR 系統(tǒng)的發(fā)射信號具備快速上升沿及準(zhǔn)周期特性，針對該形式的高頻準(zhǔn)周期重復(fù)信號采樣，一般在工程實踐中采用等效采樣的方法. 它是利用信號的準(zhǔn)周期性，在時域上通過采樣保持將模擬信號展寬為低頻信號［1］，然后再由低速模/數(shù)轉(zhuǎn)換器(analogy to digital converter，ADC)對該低頻信號采集. 相對實時采樣，該采樣方式為欠采樣技術(shù). 等效采樣雖降低了采樣率，避開了實時采樣對ADC 轉(zhuǎn)換速率的極高要求，但也帶來了如何實現(xiàn)高帶寬的采樣門電路及如何實現(xiàn)采樣門開啟的高精度步進(jìn)延遲脈沖的難題.

在等效采樣方法中，獲得步進(jìn)延遲脈沖的方法有快慢斜波比較法、延遲芯片法、差頻法和特殊工藝法. 快慢斜波通過快慢斜波電壓在比較器上進(jìn)行比較使比較器翻轉(zhuǎn)輸出延遲脈沖，其存在電壓翻轉(zhuǎn)區(qū)域，而非理想的快慢斜波交點處輸出. 這是因為比較器本身非理想運放，開環(huán)增益非無窮大，存在線性區(qū). 此外，快慢斜波電壓本身噪音較大，當(dāng)所需單位步進(jìn)延遲量小于10 ps 時，該方案難以奏效.而延遲芯片法，要獲得小于10 ps 的步進(jìn)延遲時，這類器件種類有限，價格昂貴，且數(shù)字可編程級數(shù)不足. 當(dāng)實現(xiàn)較大延時量時，需多個芯片級聯(lián)［2］，通常輸出信號的電平類型較復(fù)雜. 另外，某些TDC測量應(yīng)用則利用了器件固有延遲來實現(xiàn)延遲調(diào)節(jié)，其精度可達(dá)幾皮秒到幾十皮秒［3-4］，該方法可認(rèn)為是特殊工藝法，但只能獲得固定范圍延遲，如采用現(xiàn)場可編程門陣列 (field programndde gatearray，F(xiàn)PGA)實現(xiàn)時，F(xiàn)PGA 結(jié)構(gòu)會嚴(yán)重影響其實現(xiàn)精度，不同布線算法也會直接影響結(jié)果的準(zhǔn)確性［5-6］.差頻法利用兩個晶振具有極小頻率相位差來獲得皮秒量級延遲，該方法不易控制. 實際應(yīng)用中常采用DDS 輸出不同頻差信號，這也帶來小步進(jìn)難以實現(xiàn)的問題，主要是DDS 波形碼字需要經(jīng)過DAC 刷出，而過小的相位差被DAC 有限位數(shù)截斷后，很難達(dá)到步進(jìn)小于10 ps 的要求［7］. 為此，本研究結(jié)合TDR 系統(tǒng)的應(yīng)用要求，提出一種有效的斜坡式步進(jìn)延遲設(shè)計方案，利用微波三極管的開關(guān)特性構(gòu)成近似比較器，結(jié)合恒流源和充放電電容共同組成步進(jìn)延遲電路，實現(xiàn)單位步進(jìn)延遲量為8 ps，測試效果良好，滿足應(yīng)用指標(biāo)要求［8］.

1 斜坡式步進(jìn)延遲原理

圖1［1］為快慢斜波比較法實現(xiàn)步進(jìn)延遲原理示意圖. 該方法基本過程為:快斜波電路受控于觸發(fā)脈沖，并產(chǎn)生與觸發(fā)脈沖相同重復(fù)頻率的快斜波信號. 慢斜波電路在首個觸發(fā)脈沖到來時被觸發(fā)形成慢斜波信號，并在整個步進(jìn)延遲時間窗內(nèi)以一定斜率漸升. 快斜波電壓與慢斜波電壓在比較器上進(jìn)行比較，當(dāng)快斜波電壓幅度達(dá)到慢斜波電壓幅度時，比較器翻轉(zhuǎn)并輸出步進(jìn)延遲脈沖信號. 隨著慢斜波信號幅度增大，輸出的步進(jìn)延遲脈沖信號相對觸發(fā)脈沖 的 延 遲時 間 越 大［2，8］. ADI 公 司 延 遲 芯 片AD9501 構(gòu)成步進(jìn)延遲原理就是這種方法的代表［6］.

圖1 快慢斜波比較步進(jìn)延遲原理［1］Fig.1 Principle of fast slow comparison［1］

TDR 步進(jìn)延遲系統(tǒng)采用斜坡式步進(jìn)延遲原理設(shè)計，其構(gòu)成框圖及原理圖［10］如圖2.

圖2 斜坡式步進(jìn)延遲原理Fig.2 Ramp step-delay method

斜坡式步進(jìn)延遲框圖由數(shù)/模轉(zhuǎn)換器(digital to analogy converter，DAC)、高速比較器、恒流源、充電電容C、等效開關(guān)K 及開關(guān)二極管D 組成. 斜坡式步進(jìn)延遲工作過程為:由1 個啟動延時脈沖觸發(fā)K，當(dāng)觸發(fā)脈沖處于高電平時，K 閉合，C 通過D 對地放電;當(dāng)觸發(fā)脈沖處于低電平時，K 斷開，恒流源對C 充電. 電容充電電壓與DAC 的輸出電平通過比較器進(jìn)行比較，當(dāng)電容電壓達(dá)到DAC 的輸出電平時，比較器輸出發(fā)生翻轉(zhuǎn)，獲得步進(jìn)延遲脈沖輸出. 相對啟動延時的觸發(fā)脈沖而言，比較器輸出脈沖產(chǎn)生步進(jìn)延遲.

設(shè)最大可編程延遲時間為tmax，DAC 數(shù)字量為n bit，則單位步進(jìn)延遲量δ 為

當(dāng)DAC 數(shù)字量為D 時，步進(jìn)延遲量

其中， × 表示乘積運算;tmax= (C/I)× (Vmax-Vmin);C 為電容電量;I 為恒流源電流.

步進(jìn)延遲最大時間tmax由Vmax決定，Vmin確定步進(jìn)延遲的起始點. 電容C 的充電過程是非線性的，故可編程延遲時間的線性范圍tl小于編程延遲時間tprg. 電容的充電斜率與δ 呈反比.

2 TDR 測量原理

圖3 為TDR 系統(tǒng)的基本測試原理框圖. 由圖3可見，發(fā)射脈沖產(chǎn)生的快沿階躍脈沖經(jīng)電纜傳輸至探針，探針前端開路，脈沖信號在探針前端開路處發(fā)生全反射. 采樣單元記錄脈沖幅度隨時間變化的波形，通過計算脈沖在探針上的傳輸時間，可推算出不同介質(zhì)的介電常數(shù). 參數(shù)的計算方法詳見文獻(xiàn)［11-12］，本研究用式(3)計算相對介電常數(shù)

其中，εr為相對介電常數(shù);L 為探針長度;t 為電磁波在探針上傳播時間.

圖3 TDR 測試原理框圖Fig.3 Test principle diagram of TDR

3 步進(jìn)延遲系統(tǒng)設(shè)計

3.1 電路設(shè)計

本研究基于斜坡式步進(jìn)延遲電路原理，介紹的步進(jìn)延遲電路由基于微波三極管開關(guān)特性的近似比較器、恒流源、充電電容、等效開關(guān)、等效DAC和反向器整形共同構(gòu)成，電路見圖4. 圖中“?”表示電路節(jié)點標(biāo)號1，對應(yīng)的節(jié)點電壓為V(1)，其他節(jié)點電壓依次定義為V(n)(n = 2，3，…，13).

圖4 步進(jìn)延遲電路圖Fig.4 Circuit of step delay system

步進(jìn)延遲電路中Q5與D3構(gòu)成等效開關(guān)，Q3與D4構(gòu)成恒流源，充電電容C3，微波三極管Q2和V3等效為DAC，pulse 為開關(guān)脈沖信號源，Q6與Q7形成整形反相器. 步進(jìn)延遲電路的工作過程為:

1)設(shè)V3輸出電壓V0，使節(jié)點9 電壓為V(9)=V0- VD1.

2)pulse 以某固定頻率輸出開關(guān)脈沖信號，占空比為95%.

3)當(dāng)開關(guān)脈沖信號為高電平時，等效開關(guān)開啟，節(jié)點2 的電壓為V(2)，D2的壓降為VD2，此時恒流源不對C3充電. 而Q2的Vbe= V(2)-VD2-V(9)，故等效開關(guān)開啟時，需保證Vbe大于Q2的導(dǎo)通壓降，使Q2導(dǎo)通. Q2的輸出為某一固定電壓.

4)當(dāng)開關(guān)脈沖信號為低電平時，等效開關(guān)關(guān)閉，為提高關(guān)斷速度，利用肖特基二極管D3加速關(guān)斷. 而關(guān)閉前，C3先放電，當(dāng)?shù)刃ч_關(guān)徹底關(guān)閉時，恒流源向C3充電. 隨著C3不斷被充電，V(2)增大，一旦Vbe大于Q2的導(dǎo)通壓降，Q2導(dǎo)通，此時Q2的集電極輸出步進(jìn)脈沖.

5)依靠Q1、D2和D3構(gòu)成Q2回流通路，使Q2導(dǎo)通后，隨著V(2)繼續(xù)增大，V(9)的電壓隨之增大，直到C3充電飽和. 當(dāng)開關(guān)脈沖信號高電平再次到來時，V(2)和V(9)降至初始值. 所以，當(dāng)輸入不同V0時，可獲得不同延遲時間.

3.2 電容充電線性區(qū)及步進(jìn)延遲量分析

在上述電路中，由于C3充電過程是非線性的，在充電接近飽和時，會逐漸呈非線性，使對應(yīng)等效DAC 某些區(qū)域數(shù)字量所產(chǎn)生的步進(jìn)延遲量不是均勻變化. 因此，需確定C3充電的近似線性區(qū)及真實單位步進(jìn)延遲量，保證在該區(qū)域中，等效DAC 單位數(shù)字量變化所產(chǎn)生的單位步進(jìn)延遲量變化相同.

設(shè)C3的初始電壓為Um，則充電過程中C3電壓u(t)隨時間變化規(guī)律為

其中，τ 為時間常量. 將u(t)在某點t0處展開為泰勒級數(shù)，得

由式(5)可知，u(t)的變化趨勢主要由第1 項直流分量和第2 項1 階導(dǎo)數(shù)分量決定，而1 階導(dǎo)數(shù)項表示t0處的斜率，故可采用切線法［13］確定線性區(qū).如圖5，V(9)曲線所判定的線性區(qū)為ab 段. 仿真可獲得ta、Va、tb和Vb，且ΔV = Vb-Va、Δt = tb-ta.設(shè)DAC 為n b，則

由式(6)可推導(dǎo)出

其中，Vmax為DAC 的滿量程輸出電壓值;ΔD 為對應(yīng)ΔV 下的數(shù)字量. 因此，單位步進(jìn)延遲量為

圖5 C3 充電線性區(qū)判定Fig.5 Judgment of C3 charging range of linearity

3.3 電路參數(shù)仿真

仿真電路中的微波三極管Q2選用BFP620，D1、D2和D3選用HSMS281x. 在仿真過程中建立器件的Spice 模型，采用Pspice 進(jìn)行電路仿真，C3=220 pF. 當(dāng)V3(等效DAC 輸出電壓)分別取0.7、1.7 、2.5 和3.0 V 時，仿真結(jié)果如圖6.

仿真結(jié)果表明，V3越大，則V(9)輸出電平位置越高，步進(jìn)延遲脈沖信號V(15)輸出延遲越大. 所以，通過改變V3輸出電壓值，可以控制步進(jìn)延遲脈沖信號輸出延遲時間. 隨著V3輸出不同電壓值，使V(9)電壓不同，當(dāng)C3充電電壓V(2)達(dá)到能使Q2導(dǎo)通的值時，步進(jìn)延遲脈沖V(15)輸出，隨后V(9)與V(2)同趨勢變化.

設(shè)等效DAC 為14 b，系統(tǒng)供電VCC=5 V，取Vmax=3 V，由仿真分析可得Δt =32.097 ns，ΔV =2.446 V，代入式(7)得ΔD =4 012，故由式(8)可計算電路的單位步進(jìn)延遲量δ=8 ps.

4 實驗結(jié)果分析

將該步進(jìn)延遲電路應(yīng)用于時域反射儀TDR-I中，電路實物圖見圖7. DAC 采用AD7840JP. 實際電路中的充電電容線性區(qū)是確定的. 測試條設(shè)備采用具備余輝掃描功能的1 GHz 以上帶寬的實時示波器，可實時修改DAC 的數(shù)字量. 測試時，DAC的數(shù)字量以步進(jìn)N 從0 增至8 191 b，N 一般取1 000，然后記錄每次步進(jìn)延遲量ti(i = 1，2，3，…，8).

當(dāng)ti= ti+1時，認(rèn)為ti和ti+1區(qū)域為電容線性區(qū)的一部分;當(dāng)ti≠ti+1且ti= ti-1時，說明ti+1包含非線性區(qū)，需在tj中進(jìn)一步測量非線性區(qū)的起始位置，可進(jìn)一步細(xì)化測量ti+1域中的N，由此確定該步進(jìn)延遲電路的線性區(qū). 在自行研制的時域反射儀TDR-I 中，步進(jìn)延遲線性區(qū)大小為30 ns，單位步進(jìn)延遲約8 ps. 步進(jìn)延遲線性區(qū)測試結(jié)果如圖8.

表1 為采用本研究設(shè)計的步進(jìn)延遲系統(tǒng)自研時域反射儀TDR-I 與Cambell 公司的TDR100［14］對壤土和砂質(zhì)壤土的測試結(jié)果，采用相同長度的探針來測量樣本濕度遞增變化，結(jié)果取3 次平均. 由表1可見，所測介電常數(shù)與TDR100 的計算結(jié)果接近［15］. 可見，本研究設(shè)計為步進(jìn)延遲電路能實現(xiàn)步進(jìn)精度約8 ps，適合高精度等效采樣系統(tǒng).

圖6 V(1)、V(2)、V(13)、V(15)、V(9)仿真曲線Fig.6 Simulation results of V(1)，V(2)，V(13)，V(15)，V(9)

圖7 時域反射儀硬件電路Fig.7 Hardware circuit of TDR

圖8 步進(jìn)延遲量測試結(jié)果Fig.8 Test results of step delay range

表1 TDR-I 和TDR 100 介電常數(shù)測試結(jié)果Table 1 Measured permittivity by TDR-I and TDR 100

結(jié) 語

本研究設(shè)計了可獲得8 ps 的單位步進(jìn)延遲量的時域反射儀高精度步進(jìn)延遲系統(tǒng)，并分析其工作原理. 若要達(dá)到更高的步進(jìn)精度，如小于5 ps，只需調(diào)整充電電容值，選用高精度的電容或提高DAC分辨率. 一般電路獲得的線性步進(jìn)延遲時窗不是很大，為獲得更大的使用時窗，可與硅延遲芯片，如DS1023-500［16］級聯(lián)，進(jìn)行時窗拓展［17］. 在時域反射儀TDR-I 中采用本文設(shè)計的步進(jìn)延遲電路，可大幅提高系統(tǒng)穩(wěn)定性和采樣準(zhǔn)確度，有益于工程應(yīng)用.

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