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    基于DPLL同步的高頻降壓型DC-DC轉(zhuǎn)換器設(shè)計

    2013-09-06 12:05:02穆念強
    實驗技術(shù)與管理 2013年11期
    關(guān)鍵詞:延遲線鑒相器鎖相環(huán)

    穆念強

    (山東鋁業(yè)職業(yè)學(xué)院 電氣工程系,山東 淄博 255065)

    最近10年,嵌入式技術(shù)促進便攜式電子產(chǎn)品以驚人的速度迅猛發(fā)展和普及。目前,高效能、高精度、微體積的DC-DC轉(zhuǎn)換器成為除高效能電池以外制約小型輕量高檔便攜式電子產(chǎn)品進一步發(fā)展的瓶頸。高效能DC-DC轉(zhuǎn)換器改變了傳統(tǒng)的電源設(shè)計方法,成為電子產(chǎn)品的關(guān)鍵設(shè)計技術(shù)?;跀?shù)字鎖相環(huán)(DPLL)同步的降壓型DC-DC轉(zhuǎn)換器設(shè)計正是致力于便攜式電子產(chǎn)品的電源應(yīng)用要求而進行的研究成果。

    隨著數(shù)字和微處理器技術(shù)的迅速發(fā)展,鎖相環(huán)(PLL)在各種各樣的應(yīng)用電路設(shè)計中以一種常見的構(gòu)建模塊得到了廣泛的應(yīng)用。與模擬系統(tǒng)相比,DPLL精度高且不受溫度和電壓影響,環(huán)路帶寬和中心頻率編程可調(diào),不需要A/D及D/A轉(zhuǎn)換,更適用于高效能、高精度和集成化的嵌入式系統(tǒng)。因此,本文的設(shè)計專注于數(shù)字實現(xiàn),在調(diào)查了高頻DC-DC轉(zhuǎn)換器應(yīng)用中數(shù)字鎖相環(huán)電路的使用的基礎(chǔ)上,提出了采用DPLL實現(xiàn)高頻DC-DC轉(zhuǎn)換器的數(shù)字輔助同步方案,設(shè)計了基于DPLL同步的高頻降壓型DC-DC轉(zhuǎn)換器,并通過建模仿真驗證了其優(yōu)越性能。

    1 采用DPLL同步方案的降壓DC-DC轉(zhuǎn)換器

    1.1 基本降壓型DC-DC轉(zhuǎn)換器

    圖1顯示了基本降壓型DC-DC變換器的基本原理。轉(zhuǎn)換器可分為3個基本組成部分:開關(guān)橋、濾波器和反饋控制回路。橋輸出占空比D的開關(guān)信號Vx通過濾波器生成直流輸出Vout,其平均值與Vx的占空比D成正比。檢測電路監(jiān)測Vout,并通過反饋控制回路控制占空比,以得到穩(wěn)定的直流輸出。

    有兩種最常用的控制回路,即脈寬調(diào)制(PWM)回路和滯回控制回路。PWM回路有約為10個周期的響應(yīng)時間,而滯回控制回路可以實現(xiàn)2~3個周期的響應(yīng),且本質(zhì)上更穩(wěn)定[1]。

    在本設(shè)計中,選用具有遲滯特性的滯回控制回路。滯回控制DC-DC轉(zhuǎn)換器適合高頻率運行模式,以減小電容和電感的數(shù)量級,適應(yīng)更大負(fù)荷的高性能系統(tǒng)的完全集成化。對高性能微處理器來說,當(dāng)需要從多個電源快速切換時如電壓瞬變,快速響應(yīng)是特別重要的。

    滯回控制回路的缺點之一是其開關(guān)頻率fs對轉(zhuǎn)換系數(shù)和占空比D的依賴。開關(guān)頻率fs公式為

    其中D是占空比,τs是傳感延遲,τf是回路延遲。

    可見,該轉(zhuǎn)換器的開關(guān)頻率fs對占空比D具有拋物線特性[2]。由于隨轉(zhuǎn)換電壓的變化導(dǎo)致開關(guān)頻率的變化,寄生電感與解耦電容的互連諧振可能導(dǎo)致電源的意外跌落。因此,需要一個已知的參考頻率來固定開關(guān)頻率[3]。

    圖2(a)顯示具有滯回控制的DC-DC轉(zhuǎn)換器基本拓?fù)?。滯回控制器包含遲滯比較器,生成的開關(guān)信號的占空比取決于檢測網(wǎng)絡(luò)提供的反饋信號。

    圖2(b)顯示了修改后的控制器。為了控制開關(guān)頻率,在循環(huán)中插入補償延遲線,通過改變環(huán)路延遲補償占空比的變化。延遲線由基于鎖相環(huán)的環(huán)路控制,該環(huán)路的開關(guān)頻率鎖定到參考頻率(REF)。在本設(shè)計中,使用DPLL實現(xiàn)滯回DC-DC轉(zhuǎn)換器的同步。數(shù)字鎖相有可編程的參數(shù),有助于調(diào)節(jié)環(huán)路的穩(wěn)定性[4-5]。

    1.2 使用DPLL同步方案的降壓DC-DC轉(zhuǎn)換器

    圖3顯示數(shù)字鎖相同步的滯回控制降壓DC-DC變換器電路的體系結(jié)構(gòu)。有2個反饋回路:一個從直流輸出Vout到基準(zhǔn)參考電壓VREF的電壓反饋回路,另一個從遲滯比較器輸出HYS到片外時鐘基準(zhǔn)REF的相同步反饋回路。電壓回路有開關(guān)橋、LC低通濾波器,高通RfCf電路檢測輸出Vout,通過遲滯比較器的開關(guān)信號控制占空比。

    電壓回路可以被視為一種開關(guān)角頻率ωs的自激振蕩器,其振蕩角頻率由下式[6]決定:

    振蕩角頻率取決于占空比D,時間常數(shù)τRC和環(huán)路延遲τf。因為D設(shè)置轉(zhuǎn)換范圍,而τRC同時影響負(fù)載響應(yīng)和紋波,所以最好通過改變環(huán)路延遲τf實現(xiàn)振蕩頻率的同步。

    為了用數(shù)字調(diào)整回路延遲,在控制器反饋路徑插入一個數(shù)字控制延遲線(DCDL),如圖3所示。

    滯回比較器的輸出HYS分頻與外部參考時鐘REF的比較使用開關(guān)型鑒頻鑒相器(PFD)。產(chǎn)生的相差信息經(jīng)比例-積分(PI)數(shù)字環(huán)路濾波器(DLF)過濾。環(huán)路濾波器輸出的二進制數(shù)字供給一階ΣΔ調(diào)制器和解碼器DCO,進而控制DCDL。ΣΔ調(diào)制器提高了DCDL的延遲分辨率。串行接口用于DPLL參數(shù)編程,如增益和分頻率。其他,如DC-DC變換器的低/高側(cè)范圍和反饋網(wǎng)絡(luò)系數(shù)、RfCf時間常數(shù)都可編程[7]。

    1.3 數(shù)字鎖相環(huán)

    圖4顯示了DPLL框圖。開關(guān)型鑒頻鑒相器(PFD)對滯回控制器的輸出分頻與基準(zhǔn)時鐘REF進行比較,產(chǎn)生相差信號送數(shù)字環(huán)路濾波器(DLF)。通過串行接口對環(huán)路濾波器的PI增益進行控制,增益系數(shù)是回路穩(wěn)定的關(guān)鍵[8-9]。環(huán)路濾波器的輸出經(jīng)過bit選擇器(bit SEL)選擇19位中的11位,其中3位由一階ΣΔ調(diào)制器生成一個一位比特流,與其余的8位一起形成9位的控制字(A<8:0>);其中高6位(A<8:3>)提供給2個3-8解碼器(DCO)用于控制DCDL的粗延遲,低3位(A<2:0>)(包含ΣΔ輸出的一位A<0>)控制DCDL的精細(xì)延遲??删幊谭诸l器為PFD、ΣΔ、DLF和SEL提供必要的時鐘。

    1.3.1 鑒頻鑒相器

    鑒頻鑒相器(PFD)是鎖相環(huán)的一個關(guān)鍵部件[4-5]。簡單的鑒相器,如XOR門和j-k觸發(fā)器,只在一個很小的范圍內(nèi)可以跟蹤相位誤差。當(dāng)系統(tǒng)啟動至最終鎖定之前,反饋和參考信號的頻率差異很大,這些鑒相器只能運行在一個有限的頻率范圍內(nèi),它們的能力有限。圖5給出的鑒頻鑒相器不受上述問題的影響。

    當(dāng)參考信號REF領(lǐng)先于反饋信號FBK信號時,e/l信號置“1”;當(dāng)參考信號REF滯后于反饋信號FBK信號時,e/l信號置“0”;在采集階段,e/l信號保持“1”或“0”。當(dāng)鎖定時,e/l不斷在“1”和“0”之間切換。

    1.3.2 比例-積分濾波器

    圖6是一個比例-積分(PI)濾波器。濾波器的積分路徑是一個可調(diào)增益的累加器,比例路徑是一種可調(diào)增益的前饋路徑。在這個設(shè)計中用了1個19位累加器,1個2位積分增益控制和1個3位比例增益控制。保持比例路徑增益Kp高于積分路徑增益Ki,增加系統(tǒng)的阻尼因子,提高系統(tǒng)的穩(wěn)定性[7,10]。設(shè)計中為了回路穩(wěn)定,取Kp/Ki比為3或更高。

    1.3.3 一階ΣΔ變換

    為增加DPLL的分辨率,設(shè)計中采用了1個一階ΣΔ調(diào)制器(見圖7)。ΣΔ調(diào)制器從濾波器取3位,采樣倍數(shù)為8,生成一個一位比特流并發(fā)送到DCO。這個比特流是正??刂谱炙俣鹊?倍,并在精細(xì)延遲線中控制一個三態(tài),這有效地提高了延遲線的分辨率和抑制高頻率的相位噪聲。

    1.3.4 數(shù)字控制延遲線

    采用數(shù)字控制延遲線為控制回路提供可變延遲。延遲線分為2個優(yōu)化階段:粗調(diào)和細(xì)調(diào)。

    粗調(diào)節(jié)延時鏈如圖8所示,由63級延遲緩沖器組成,每級都有一個固定延遲,約40ps。63級延遲單元分為8組,第1組有7個延遲單元,其他組都是8個。三態(tài)門用于控制延遲量。

    圖8 粗調(diào)延時鏈

    2個解碼器生成粗延遲級所需的延遲時間,取決于控制字的高6位(A<8:3>)。A<8:6>選擇延遲組數(shù),A<5:3>選擇末組延遲單元數(shù)。粗延遲級的輸出被傳遞到細(xì)延遲級。細(xì)延遲級(見圖9)包含1個換流器和3個并行的三態(tài)門(1x,1x,2x)。從ΣΔ變換的位流(A<0>)控制第1個三態(tài)1x,剩下的2位(A<1>,A<2>)分別控制其他三態(tài)1x和2x。

    2 建模仿真結(jié)論

    通過轉(zhuǎn)換器的建模仿真[11-13],本文設(shè)計的數(shù)字鎖相DC-DC轉(zhuǎn)換器在90~240MHz的寬頻率范圍內(nèi),轉(zhuǎn)換電壓達到輸入電壓的33%~80%,即0.4~0.96V(Vin=1.2V)的轉(zhuǎn)換范圍。使用單個8.2nH電感器和20nF外部濾波電容,轉(zhuǎn)換器獲得120mA荷載下,階躍響應(yīng)到40ns時使紋波電壓小于25mV。

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