基于CPLD的線陣CCD-TCD1501D驅動時序的設計與實現(xiàn)

林德輝 ，謝 楠

(1.中國計量學院 機電學院，浙江 杭州310018；2.浙江水利水電學院 計算機與信息工程系，浙江 杭州310018)

電荷耦合器件CCD(Charge Coupled Device)作為一種光電轉換圖像傳感器，在精密測量、非接觸無損檢測、文件掃描與航空遙感等領域應用廣泛[1]。

線陣CCD正常工作的關鍵是其驅動電路的設計，即要產(chǎn)生CCD正常工作的時序。傳統(tǒng)的時序生成方法有分立元件法、單片機實現(xiàn)的驅動法等，但均存在電路調試困難、時序波形難以滿足線陣CCD使用要求的缺點。利用復雜可編程邏輯器件CPLD（Complex Programmable Logic Device）產(chǎn)生CCD工作時序是目前常用的設計方法。CPLD具有集成度高、設計靈活等特點，能夠保證驅動波形的嚴格匹配[2]。本文介紹了一種基于美國Altera公司的CPLD芯片EPM7128、利用VHDL語言編程實現(xiàn)TCD-1501D的驅動設計方法。

1 TCD1501D的驅動時序分析

TCD1501D芯片是日本TOSHIBA公司生產(chǎn)的線陣CCD圖像傳感器，工作時有5 000個有效像元，其電路圖如圖1所示。

圖1 TCD1501D電路圖

TCD1501D使用手冊上要求驅動時序如圖2所示[3]。

圖2 TCD1501D的驅動時序圖

由圖2可以看出，TCD1501D工作所需的驅動信號有 10 路脈沖：φ1E、φ1o、φ1B、φ2E、φ2o、φ2B 6 路觸發(fā)脈沖中 φ1E、φ1o、φ1B 時序相同(圖2 中統(tǒng)一表示為 φ1)，φ2E、φ2o、φ2B 時序相同(圖2 中統(tǒng)一表示為 φ2)，且 φ1、φ2兩者反相；SH為轉移脈沖，RS為復位脈沖，SP為采樣保持脈沖，CP為箝位脈沖。這10路脈沖之間有著嚴格的時序關系，在時序分析階段還需要參考圖3所示的時序圖。

圖3 TCD1501D驅動脈沖的時序要求

圖3中時序的時間約束如表1所示。

表1 時序圖中的時間約束表

根據(jù)圖2、圖3和圖4即可進行時序波形的設計，由于 φ1E、φ1o、φ1B 時序相同，統(tǒng)一設為 φ1；φ2E、φ2o、φ2B 時序相同，統(tǒng)一設為 φ2。 本系統(tǒng)設計中硬件電路板上CPLD芯片EPM7128晶振時鐘頻率為16 MHz，每個時鐘周期是62.5 ns。SH脈沖根據(jù)圖3典型持續(xù)時間為 1 000 ns；φ1的第一個寬脈沖設計為 1 500 ns；RS工作頻率為 1 MHz，對晶振時鐘進行16分頻即可實現(xiàn)，RS的占空比為75%，高電平持續(xù)時間為 750 ns，低電平持續(xù)時間為 250 ns；φ1、φ2 的工作頻率為 0.5 MHz， 對全局時鐘進行32分頻即可實現(xiàn)，占空比為50%，且φ1、φ2反相；SP信號低電平持續(xù)時間為 62.5 ns，距離RS的下降沿為62.5 ns；CP的低電平持續(xù)時間為62.5 ns，即一個時鐘周期。

2 基于CPLD的驅動時序的設計與實現(xiàn)

2.1 CPLD芯片的選型

本系統(tǒng)設計中采用Altera公司的EPM7128SLC84-15芯片，PLCC封裝，84個引腳。其集成度高，邏輯密度達2 500個可用門，128個宏單元。芯片工作頻率達147.1 MHz[4]。

2.2 電源電路

本系統(tǒng)中混合了多種電壓，其中CCD為12 V供電，CCD的驅動脈沖電壓為 5 V，而EPM7128電壓為 3.3 V。在電源電路的設計中，采用外部直流穩(wěn)壓源為系統(tǒng)提供12 V和5 V電壓，比較低的3.3 V電壓由LT1764轉換（5 V轉 3.3 V）得到。

2.3 軟件開發(fā)環(huán)境

本系統(tǒng)中程序設計語言為VHDL,時序功能仿真軟件使用Active HDL 9.1,下載軟件使用Quartus II 5.0。整個系統(tǒng)功能仿真結果如圖4所示。

放大后主要的6路輸入波形如圖5所示（實際上是10路，u1和u2相當于 φ1和 φ2， 這兩路實際上是 6路信號），其中 clk為全局時鐘，頻率為 16 MHz,占空比為50%；start為啟動信號,當start信號從低電平變?yōu)楦唠娖綍r系統(tǒng)開始工作；rs為復位脈沖,sh為積分脈沖，cp為箝位脈沖，sp為采樣保持脈沖。在利用Quartus II 5.0綜合仿真的過程中需要綁定引腳，其中clk鎖定在EPM7128SLC84-15芯片的83腳，其余信號只要選普通I/O即可。

3 實驗結果

VHDL程序編譯完成后通過JTAG口將生成的pof文件下載固化到電路板上的CPLD芯片中，就可以通過示波器在CPLD芯片的相應引腳上觀看驅動波形。使用泰克公司的TDS2024示波器看到的驅動波形如圖6、圖7所示。圖6為 SH、φ1、φ2和 RS的時序圖，圖7為 SH、φ1、RS和CP的時序圖。從示波器上可以看出，波形和手冊上要求的波形十分符合。

圖4 系統(tǒng)仿真結果

圖5 驅動時序功能仿真結果

圖6 SH、φ1、φ2和 RS的時序圖

圖7 SH、φ1、RS和 CP的時序圖

驅動設計完成后,CCD輸出波形經(jīng)反相驅動電路[5]（以提高驅動能力，因為CPLD芯片輸出為3.3 V，而CCD驅動脈沖為5 V）、放大電路、濾波電路等電路處理后即可正常工作。經(jīng)調試，此系統(tǒng)已成功運用于卷紗機圖像處理課題中,效果良好。此次設計中充分發(fā)揮了CPLD電路“可編程”的技術優(yōu)勢，具有靈活性強、集成度高、穩(wěn)定性好的特點，相對于傳統(tǒng)的驅動電路設計，極大地簡化了設計過程和驅動電路結構。

[1]張旭.高速線陣CCD數(shù)據(jù)采集、傳輸與處理技術的研究[D].長春：長春理工大學，2008.

[2]潘松.EDA技術實用教程[M].北京：科學出版社，2006.

[3]Toshiba.TCD1501D datasheet[Z].2001.

[4]Altera.MAX 7000 programmable logic device family datasheet[Z].2001.

[5]辛鳳艷，孫曉曄.基于FPGA和線陣CCD的高速圖像采集系統(tǒng)[J].計算機技術與發(fā)展，2012，22(8)：205-207，212.