新型8管一位全加器電路設(shè)計(jì)

董艷燕，韋 一，陳 君

（中國(guó)計(jì)量學(xué)院 光學(xué)與電子科技學(xué)院，浙江 杭州 310018）

全加器是實(shí)現(xiàn)算術(shù)邏輯運(yùn)算集成電路的重要基礎(chǔ)，也常常是限制系統(tǒng)面積、速度和功耗的主要單元之一，所以全加器的優(yōu)化對(duì)整個(gè)系統(tǒng)性能的提高有著非常重要的作用.縱觀全加器研究發(fā)現(xiàn)，與行為級(jí)、版圖級(jí)設(shè)計(jì)相比，基于晶體管電路級(jí)的優(yōu)化對(duì)全加器性能的提高有著非常大的影響.由于全加器晶體管數(shù)目對(duì)降低硅面積、提高速度和降低功耗方面起著重要作用，因而如何減少晶體管數(shù)目是全加器電路非常重要的研究?jī)?nèi)容［1］.從已發(fā)表的文獻(xiàn)可看出，早期的全加器晶體管數(shù)目較多，如40管互補(bǔ)全加器［1］、28管資源復(fù)用全加器［2］和24管鏡像復(fù)用全加器［3］，近年來(lái)由于新型同或門／異或門的出現(xiàn)以及傳輸門的采用，簡(jiǎn)化了全加器的電路結(jié)構(gòu)，大大減少了晶體管數(shù)目，典型的如20管CMOS傳輸門全加器（TGA）［4］、16管傳輸函數(shù)全加器（TFA）［5］、14管全加器電路［6］，以及10管全加器［7-8］和8管全加器［9-10］.

我們通過(guò)對(duì)已有一位全加器電路的研究與分析，提出了一種新型的全加器單元，電路僅需要8個(gè)晶體管，由2個(gè)3管同或門模塊和一個(gè)2管選擇器模塊組成.在TSMC 0.18μm CMOS工藝器件參數(shù)下經(jīng)HSPICE模擬表明，與現(xiàn)有典型的全加器相比，新設(shè)計(jì)具有更低的功耗和更小的功耗延遲積.

1 已有的全加器電路

圖1是5種典型全加器電路結(jié)構(gòu)，其中圖1（a）是28管資源復(fù)用CMOS全加器［2］，圖1（b）是10管SERF全加器［7］，圖1（c）是10管9A 全加器［8］，圖1（d）是10管13A全加器［8］，圖1（e）是8管 CLRCR 全加器［9］.

靜態(tài)CMOS全加器典型代表是圖1（a）的28管資源復(fù)用CMOS全加器［2］，該電路利用全加器的邏輯對(duì)稱性和資源復(fù)用技術(shù)大大降低了文獻(xiàn)［1］中的40管互補(bǔ)全加器的晶體管數(shù)目，并降低了功耗.文獻(xiàn)［4］提出了基于CMOS傳輸門和CMOS反相器結(jié)構(gòu)的全加器（TGA），該電路將晶體管數(shù)目降低到了20個(gè)，但由于引入了多個(gè)反相器，電路的功耗和延遲較大.文獻(xiàn)［5］提出的傳輸函數(shù)全加器（TFA），由于減少了TGA電路的反相器個(gè)數(shù)，將晶體管數(shù)目進(jìn)一步減少到了16個(gè)，且保持了輸出電平質(zhì)量高的優(yōu)點(diǎn)同時(shí)也降低了功耗.文獻(xiàn)［6］提出的14管全加器電路進(jìn)一步降低了晶體管數(shù)目且優(yōu)化了全加器的功耗性能.文獻(xiàn)［7］提出的SERF電路如圖（b）將晶體管個(gè)數(shù)降低到了10個(gè).文獻(xiàn)［8］中提出了基于不同組合XOR／XNOR門電路的41種10管全加器，但大部分電路都有閾值損耗，其中9A全加器如圖1（c）和13A全加器如圖1（d）具有較好的性能.為了解決傳輸門全加器的閾值損失的問(wèn)題，文獻(xiàn)［9］通過(guò)變換全加器布爾函數(shù)提出了8管CLRCR全加器，如圖1（e），電路采用反相器輸出來(lái)恢復(fù)閾值損失，輸出電平質(zhì)量較好，但電路還需要額外增加一個(gè)用于生成互補(bǔ)進(jìn)位輸入信號(hào)的反相器，因而晶體管數(shù)目增加了2個(gè)，同時(shí)也增加了功耗.

圖1 典型全加器電路結(jié)構(gòu)Figure 1 Typical full adder circuits

為了解決CLRCL電路存在需要互補(bǔ)進(jìn)位信號(hào)的問(wèn)題，CHOWDHURY在文獻(xiàn)［10］提出了基于新型3管異或門結(jié)構(gòu)的8管全加器，如圖2，但是通過(guò)研究發(fā)現(xiàn)，在某些輸入組合邏輯狀態(tài)下，全加器輸出端的值是不確定的.如在輸入AB信號(hào)都為低電平時(shí)，傳輸門 M7和 M8都截止，此時(shí)Cout的值是不確定的.

圖2 基于3管XOR結(jié)構(gòu)的8管全加器結(jié)構(gòu)Figure 2 Previous 8Tfull adder design based on 3TXOR gate

2 新型8管全加器電路

全加器的布爾函數(shù)關(guān)系可如式（1）（2）表示：

式（1）和（2）中，A 和B 是一位輸入信號(hào)，Cin是相鄰低位來(lái)的進(jìn)位，SUM是求和信號(hào)，Cout是進(jìn)位信號(hào)，“⊕”是異或符號(hào).

文中，將上面兩個(gè)式子變換為

式（3）和（4）中的“⊙”是同或符號(hào).根據(jù)式（3）和（4）我們提出新設(shè)計(jì)如圖3.其中圖3（a）是新型8管全加器電路，圖3（b）是3管同或門電路，從圖中看出新全加器電路結(jié)構(gòu)分成三部分.

圖3 新電路

1）A ⊕B（或A⊙B）是求和信號(hào)SUM的中間信號(hào)，也是進(jìn)位信號(hào)Cout的控制信號(hào).A⊕B信號(hào)是圖3（b）同或門模塊生成的.該模塊由PMOS管 MP1、NMOS管 MN1和 MN2組成.其中MP1管和 MN1管構(gòu)成改進(jìn)型反相器，MN2管是NMOS傳輸門，當(dāng)信號(hào)B為低電平時(shí)輸出端實(shí)現(xiàn)AB，當(dāng)B為高電平時(shí)，反相器截止，傳輸門導(dǎo)通，同或門輸出邏輯值A(chǔ)B.這兩者輸出信號(hào)直接并聯(lián)在一起實(shí)現(xiàn)A⊕B信號(hào).

2）求和信號(hào)SUM是由兩級(jí)同或門即XNOR1和XNOR2生成的.第一級(jí)同或門的輸出是第二級(jí)同或門的輸入信號(hào).

3）2選1數(shù)據(jù)選擇電路MUX是用來(lái)生成進(jìn)位信號(hào)Cout，A⊕B信號(hào)控制的PMOS傳輸門和NMOS傳輸門可以直接并聯(lián)在一起實(shí)現(xiàn)“或”的功能.

新提出的全加器包括兩個(gè)3管同或門模塊和一個(gè)選擇器模塊，需要8個(gè)晶體管，適當(dāng)增加同或門晶體管MN2寬度可以降低同或門輸出端的閾值損失并降低亞閾值功耗［10］，從而提高全加器的性能.在TSMC 180nm CMOS工藝下經(jīng)優(yōu)化后各晶體管的寬／長(zhǎng)已經(jīng)在圖3中標(biāo)出.

3 性能比較

對(duì)新設(shè)計(jì)和圖1中提到的5種全加器單元在輸入信號(hào)頻率100～500MHz下進(jìn)行了HSPICE模擬，各個(gè)電路均在TSMC的180nm CMOS工藝下優(yōu)化，并在1.8V電壓下進(jìn)行功能模擬和性能測(cè)試.圖4是頻率為250MHz時(shí)新電路的模擬波形，其中，橫坐標(biāo)表示時(shí)間，縱坐標(biāo)表示電壓，從波形可看出，邏輯功能正確.圖5是在TSMC 180nm CMOS工藝下的版圖照片.

圖4 頻率為250MHz時(shí)新電路的模擬波形Figure 4 Waveforms of the novel circuit under a frequency of 250MHz

圖5 新電路的版圖照片F(xiàn)igure 5 Layout photo of new circuit

測(cè)試的內(nèi)容包括平均功耗和不同負(fù)載下的延遲時(shí)間.其中功耗指的是隨機(jī)產(chǎn)生的大量輸入信號(hào)組合模式下電路的平均功耗［8］，表1是負(fù)載電容為100fF時(shí)不同頻率下各個(gè)全加器的平均功耗（μW）.從測(cè)試結(jié)果可看出，本文提出的8管全加器在100～500MHz下隨著頻率的增加低功耗的優(yōu)勢(shì)逐漸明顯.在500MHz下，與圖1中5種全加器相比功耗改進(jìn)8.0%～37.8%.

表1 負(fù)載電容為100fF時(shí)不同頻率下各種全加器平均功耗（μW）的比較Table 1 Comparison of power consumption（μW）at different frequencies with a load of 100fF

傳播延遲時(shí)間是指輸入信號(hào)變化到50%電源電壓到輸出信號(hào)變化到50%電源電壓時(shí)之間的時(shí)間間隔［9］，延遲時(shí)間取不同輸入組合模式下電路翻轉(zhuǎn)時(shí)的最大傳播延遲時(shí)間.表2是頻率為200MHz時(shí)不同負(fù)載電容下各種全加器延遲時(shí)間（ns）.從表中可看出，與圖1中提到的典型全加器相比，本文提出的8管全加器在50～250fF負(fù)載電容下隨著負(fù)載的增加時(shí)間延遲上的優(yōu)勢(shì)逐漸明顯.在200fF下，與圖1中5種全加器相比延遲改進(jìn)12.1%～51.9%.

表2 是頻率為200MHz不同負(fù)載電容時(shí)各種全加器延遲時(shí)間（ns）的比較Table 2 Comparison of delay（ns）at different output loads with a frequency of 200MHz

功耗延時(shí)積（PDP）是衡量電路性能的較全面指標(biāo)之一［10］.表3是頻率為200MHz時(shí)不同負(fù)載電容下各種全加器功耗延遲積的比較，可看出，在不同負(fù)載下，新全加器電路有較好的功耗延遲積，在負(fù)載是200fF下功耗延遲積比圖1中提到的典型全加器改進(jìn)10.7%～38.7%.表明新設(shè)計(jì)有較好的性能.

表3 是頻率為200MHz不同負(fù)載電容時(shí)各種全加器功耗延遲積（fJ）的比較Table 3 Comparison of delay（ns）at different output loads with a frequency of 200MHz

4 結(jié) 語(yǔ)

通過(guò)對(duì)典型全加器電路的研究分析，提出了新型8管全加器電路，新電路包括2個(gè)3管同或門模塊和1個(gè)選擇器模塊，與已有的典型全加器電路相比，新設(shè)計(jì)不僅減少了晶體管數(shù)目，而且在功耗、速度和功耗延遲積上有較大的優(yōu)勢(shì)，可應(yīng)用于進(jìn)位加法器和乘法電路中.

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