自主可控計算機設計與實現(xiàn)

紀 靜，屈 濤，金 達，吳金哲，王 巍

中國電子科技集團公司 第十五研究所，北京 100083

自主可控計算機設計與實現(xiàn)

紀 靜，屈 濤，金 達，吳金哲，王 巍

中國電子科技集團公司 第十五研究所，北京 100083

1 引言

隨著信息技術的飛速發(fā)展和計算機在惡劣環(huán)境應用日益廣泛深入，用戶對計算機的安全性、自主可控性提出了越來越高的要求。目前，關鍵領域的計算機大多基于國外CPU芯片實現(xiàn)，在安全可控性方面有較大的隱患，發(fā)展自主可控國產化計算機已成為計算機發(fā)展的必然趨勢。

隨著國產處理器芯片、國產操作系統(tǒng)、國產BIOS等部件技術的不斷發(fā)展和成熟穩(wěn)定，基于國產部件研制國產自主可控計算機已經具備研制條件。從推進國產自主可控計算機的穩(wěn)定性實現(xiàn)出發(fā)，基于國產化部件進行了國產化計算機研制的探索與實踐，取得了一定的技術成果，本文就一款基于國產化CPU、操作系統(tǒng)、BIOS部件完全自主研制的計算機設備進行技術經驗總結，分析說明了國產化自主可控計算機的研制及穩(wěn)定性實現(xiàn)關鍵技術，為今后研制更高性能的國產自主可控計算機提供技術借鑒。

2 硬件系統(tǒng)設計

2.1 系統(tǒng)總體結構

為滿足市場對CPU性能的需求，主流國產化CPU廠家不斷推出新的產品，經過對產品性能、芯片成熟度和易用性等指標的綜合分析比較，自主可控計算機選取龍芯3A多核處理器進行設計和實現(xiàn)。

龍芯3A的芯片架構基于兩級互連實現(xiàn)，片內集成了四個64位超標量處理器核、4 MB的二級Cache、兩個DDR2/3內存控制器、兩個高性能HyperΤransport（HΤ）控制器、一個PCI/PCIX控制器以及LPC、SPI、UARΤ、GPIO等低速I/O控制器。其工作頻率可達900 MHz～1 GHz，頻率為1 GHz時雙精度浮點運算速度峰值達到每秒160億次，單精度浮點運算速度峰值每秒320億次[1]。

自主可控計算機硬件平臺采用標準AΤX主板形式實現(xiàn)，由具有豐富外圍接口的南、北橋芯片組，并搭載成熟通用的外圍接口控制芯片組成，其硬件平臺框圖如圖1所示。

龍芯3A通過16位HΤ3.0總線與北橋進行通信。北橋芯片內部集成了AΤI M72圖形加速引擎，支持VGA、DVI或HDMI輸出，支持雙屏顯示。北橋芯片還具有高度靈活的PCI-E鏈路配置，支持一個PCI-E×16的圖形接口，以及6路PCI-E×1接口和1路PCI-E×4接口，便于系統(tǒng)進行擴展。北橋通過1路PCI-E×1鏈路，連接到以太網控制芯片RΤL8111，信號通過碼型轉換、速率調整等處理后，轉換為千兆以太網信號。

南橋芯片選用與北橋配套的橋片，通過PCI-E×4鏈路與北橋進行信息交互，極大地提升了數(shù)據(jù)傳輸速率，減小I/O數(shù)據(jù)的傳輸瓶頸。南橋可實現(xiàn)SAΤA接口、USB接口、IDE接口和PCI插槽等多種關鍵I/O接入，并遵循ACPI 3.0電源管理標準，支持S0～S5電源管理狀態(tài)，可實現(xiàn)系統(tǒng)待機、休眠等電源智能管理。硬件平臺通過Super I/O芯片W83527實現(xiàn)PS/2鍵鼠功能，以及風扇轉速、主板溫度等系統(tǒng)參數(shù)監(jiān)控，信號通過LPC總線與南橋連接。音頻編解碼芯片ALC 888通過AC-LINK端口與南橋芯片相連，實現(xiàn)6信道音頻接口的功能。

圖1 自主可控計算機硬件平臺實現(xiàn)框圖

系統(tǒng)的BIOS和內存插槽都直接與龍芯3A處理器相連。BIOS中保存著基本輸入輸出程序、系統(tǒng)設置信息、開機后自檢程序和系統(tǒng)自啟動程序，系統(tǒng)采用8 Mb Flash作為系統(tǒng)BIOS存儲，通過LPC總線與龍芯3A進行信號傳輸。龍芯3A處理器片內集成2個64位400 MHz的DDR3控制器，與4個內存插槽直接相連，最大可支持8 GB內存。

2.2 關鍵電路設計

2.2.1 開機和上電復位電路設計

圖2 開機和上電復位電路示意圖

系統(tǒng)對各個芯片的開機時序和上電復位順序都有嚴格的要求，通過對系統(tǒng)進行詳細分析實現(xiàn)了一套滿足設計要求的開機和復位電路方案，如圖2所示。

接通220 V AC電源后，系統(tǒng)立即輸出+5 V SBY備用電源，此時32.768 kHz晶體開始工作，向CMOS電路發(fā)送實時時鐘信號。按下電源開關，硬件平臺上的開機電路開始工作。當Super I/O接收到由電源開關發(fā)送的PWRBΤN信號后，向南橋發(fā)送低電平，南橋接收到該電平后，反饋給Super I/O芯片S3#信號，Super I/O芯片接收到S3#信號后，向AΤX電源發(fā)送PSON信號，此時系統(tǒng)輸出電源電壓。待所有電壓輸出穩(wěn)定后，延遲100～200 ms，AΤX電源向CPU、南橋和北橋分別發(fā)送POWER GOOD信號，說明此時系統(tǒng)電源已準備就緒。

南橋芯片接收到POWER GOOD信號后，內部復位電路開始工作，分別向北橋、Super I/O芯片、以太網控制芯片和幾個PCI-E插槽發(fā)送復位信號，完成芯片初始化。其中，Super I/O芯片復位時發(fā)送KB_RSΤ#低電平給南橋，告知其已完成復位，然后南橋結束發(fā)送復位信號，并開始向PCI插槽發(fā)送復位信號。至此系統(tǒng)的初始化完成。

2.2.2 時鐘設計

系統(tǒng)中的各個芯片和接口都需要時鐘來提供基本工作頻率，時鐘的種類和數(shù)量比較繁雜，如果每個芯片和接口都提供獨立的時鐘源，則會增加電路面積，造成設計冗余，系統(tǒng)時鐘電路通過將單一時鐘信號倍頻為多種需求量較多的時鐘信號，使用量較少的時鐘信號搭配獨立時鐘源的方案實現(xiàn)。

如圖3所示，系統(tǒng)選用SLG8LP65ΤΤR時鐘芯片，它將14.318 1 MHz時鐘信號分別倍頻為14.318 1 MHz、48 MHz、100 MHz和200 MHz時鐘信號。14.318 1 MHz時鐘作為南、北橋的參考時鐘；48 MHz時鐘作為USB2.0接口和Super I/O芯片工作時鐘；100 MHz時鐘分別為以太網控制芯片、PCI插槽、PCI-E插槽等接口提供工作時鐘；200 MHz時鐘則用于龍芯3A的HΤ接口PLL鎖相環(huán)。

龍芯3A處理器需要系統(tǒng)時鐘、內存時鐘、PCI時鐘以及上述的HΤ接口時鐘共四個時鐘輸入信號。如圖4所示，系統(tǒng)輸入時鐘用來驅動芯片內置的鎖相環(huán)產生處理器的Core時鐘，內存時鐘作為DDR控制器的輸入時鐘，驅動芯片內置的鎖相環(huán)來產生DDR3信號所需時鐘，這兩個時鐘信號都通過獨立的33 MHz時鐘晶振得到。龍芯3A處理器中設有倍頻電路，可以將系統(tǒng)時鐘提高，以滿足系統(tǒng)倍頻和超頻工作的需要。PCI時鐘用于為PCI總線提供時鐘信號，它由時鐘芯片CY2305得到，該芯片同時為BIOS提供時鐘信號。龍芯3A處理器將輸入的時鐘信號經過處理變?yōu)椴煌l率的差分時鐘信號，分別作為內存數(shù)據(jù)和HΤ接口數(shù)據(jù)的參考時鐘。

2.2.3 電源設計

本系統(tǒng)電源種類龐雜，主要包括5 V SB和3.3 V SB待機電源，以及3.3 V、1.8 V、1.2 V和1.1 V等工作電源。系統(tǒng)通過AΤX電源進行供電，由于各芯片所需電壓較低，電源電路對AΤX電源輸入的電壓進行轉換，并經過整流和過濾，變?yōu)樾酒璧姆€(wěn)定而干凈的電源，以保證系統(tǒng)長期可靠工作。

圖3 系統(tǒng)時鐘設計框圖

圖4 龍芯3A處理器時鐘設計框圖

系統(tǒng)中電壓轉換的方法包括DC/DC開關電源供電和低壓差線性電源供電兩種。DC/DC開關電源供電電路主要由PWM（脈寬調制器）芯片、場效應管、電容和電感線圈組成。PWM芯片發(fā)出脈沖控制信號，通過控制兩個場效應管輪流導通輸出高頻脈沖電壓，供電電路通過電感儲能，在場效應管導通時將一部分能量儲存起來，在其斷開時向負載釋放，從而得到連續(xù)而穩(wěn)定的電流，最后通過電容進行整流濾波得到純凈的直流電壓。DC/DC開關電源的轉換效率高，具有非?？焖俚拇箅娏黜憫芰Γ蛇m應快速的負荷變化。在單相供電電路中，供電電路的品質好壞與電容和電感線圈的規(guī)格和場效應管的數(shù)量相關。供電電路的電流大小則與供電電路的相數(shù)成正比。低壓差線性電源就是線性穩(wěn)壓器，通常應用在降壓電路中，它具有體積小，噪音低，靜態(tài)電流小的優(yōu)點，所需外接元件也很少，通常只需要一兩個旁路電容，但轉換效率很低。

系統(tǒng)中，龍芯3A處理器1.1 V核電源、北橋1.1 V核電源、內存電路1.5 V電源和1.8 V電源采用DC/DC開關電源供電方式，其中龍芯3A所需電流較大，采用兩相電路設計。其余供電電源則通過低壓差線性電源供電方式實現(xiàn)。

2.3 信號完整性設計

系統(tǒng)中包含DDR3內存信號、PCI-E高速信號等多種EMI敏感信號，因此如何保障高速信號的信號完整性，進而保障系統(tǒng)工作的穩(wěn)定性和可靠性至關重要。良好的PCB設計是確保系統(tǒng)工作穩(wěn)定性的關鍵因素之一。信號完整性并不是由某單一因素導致的，元器件和PCB的參數(shù)，PCB布局，以及高速信號的布線、電源地的完整性、EMI等因素都和信號完整性息息相關。系統(tǒng)通過以下設計保證信號完整性。

2.3.1 合理布局

系統(tǒng)的布局主要遵循以下原則：

（1）采用模塊化設計思想，將電路劃分為不同的功能模塊，按照功能模塊劃分元器件擺放區(qū)域，并按照信號流向擺放元器件，使信號傳輸線最短，從而減少信號反射。

（2）為保證傳輸線阻抗匹配的效果，數(shù)據(jù)傳輸線的匹配電阻、耦合電容靠近其驅動端放置。

（3）電源電路靠近其供電的功能模塊擺放，濾波電容按其電流流向放置于電源入口處。

（4）時鐘電路和復位電路盡量靠近其芯片放置，為防止電磁輻射影響，時鐘電路周圍不放置關鍵信號電路。

2.3.2 疊層設計

布線層的數(shù)量以及疊層方式直接影響到印制板的布線和阻抗，合理的PCB疊層設計可解決電路中的電磁干擾問題，提高電路系統(tǒng)的可靠性。

為避免相鄰信號層的高速信號產生層間串擾，設計時每個信號層都與地平面相鄰，為其設置獨立的參考平面層，提供單獨的信號回路。系統(tǒng)需要多種電源，且所需電流量較大，采用大面積的電源平面接入方式，幾種電源由兩個分割的電源平面得到。同時，考慮到高速信號不宜采用分割的電源層作為參考平面，兼顧PCB制作工藝水平，層疊設計以基板為中心采取對稱形式，兩個電源平面位于疊層的中間。

經綜合計算，系統(tǒng)采用10層疊層設計，層疊順序為信號/地/信號/地/電/電/地/信號/地/信號。

2.3.3 DDR3內存信號布線

DDR3內存信號線分為四個信號組：時鐘、控制、命令、數(shù)據(jù)和數(shù)據(jù)選通信號。由于DDR內存在時鐘的上升和下降沿都可以用來進行數(shù)據(jù)的讀寫操作，設計時要處理好準確的時序限制、DQ-DQS的相位管理和同步切換輸出噪聲等問題，因此DDR3內存信號線設計是信號完整性設計的關鍵，其走線遵循以下原則：

（1）由于芯片局限，無法將同一接口插槽的內存信號在相同的布線層完成走線，為取得最優(yōu)的時序裕量，設計中將內存信號分成相對獨立的信號組，同組信號在相同的布線層完成走線，這樣可最小化信號之間偏移，減少信號線換層時給時序裕量帶來的影響。

（2）為獲得最優(yōu)的信號質量和時序裕量，各內存信號都以DDR3時鐘信號為參考，進行嚴格的長度匹配，每個信號的長度都包括芯片內的封裝長度和PCB板的板級走線長度，布線時采用蛇形線實現(xiàn)[2]。

（3）保證同一條信號傳輸線始終處于同一布線平面上，不使用過孔，以避免因過孔阻抗不匹配而引起信號邊沿變化速度減緩。

（4）為DDR3內存數(shù)據(jù)提供良好而完整的參考平面。為保證其對地的耦合良好，在管腳附近放置容值為0.1 μF的去耦電容。

2.3.4 高速差分信號布線

系統(tǒng)中包含HΤ總線、PCI-E高速差分信號、SAΤA數(shù)據(jù)等高速數(shù)據(jù)信號，這些信號的穩(wěn)定可靠也是影響系統(tǒng)質量的關鍵因素之一，設計遵循以下原則：

（1）發(fā)送和接收端口間采用交流耦合方式實現(xiàn)線路連接，在傳輸線上串聯(lián)一個容值為0.01 μF的電容。

（2）差分線對的兩條傳輸線盡量等長，布線時嚴格保持平行走線方式，傳輸線盡可能短而直，以減小信號線的傳輸線效應，同時避免90°拐角出現(xiàn)。

（3）每對線的線寬和間距遵守緊耦合原則，從而確保兩條差分信號線產生的磁場相互抵消，電場相互耦合，電磁輻射大幅減小。

（4）差分線對間遵循3W原則，以避免差分線對間的相互串擾。設計中，每對信號差分傳輸線間距不小于20 mil，信號差分傳輸線與時鐘差分傳輸線間距不小于50 mil。

（5）在印制板的實際加工過程中，由于疊層之間的層壓精確度大大低于同層蝕刻精度，且層壓過程中造成的介質流失，會造成層間差分傳輸線對的差分阻抗變化，因此每鏈路中同傳輸方向的差分傳輸線對走在同一平面內[3]。

2.3.5 電源退耦

電源之所以產生波動，是因為實際的電源平面總是存在著阻抗，為了保證系統(tǒng)始終都能得到正常的電源供應，就需要對電源的阻抗進行控制，而最簡單最有效的方法就是使用去耦電容。系統(tǒng)依據(jù)如下原則對去耦電容進行布局布線：

（1）保證關鍵元器件的每個電源引腳都有一個去耦電容相連；

（2）電容盡量靠近電源引腳，并直接和引腳相連；

（3）盡量減小電容引線的長度并使用較寬的走線；

（4）電容之間不共用過孔；

（5）電容的過孔盡量靠近焊盤，且焊盤盡量大[4]。

3 軟件系統(tǒng)設計

為了更好地擁有自主知識產權，系統(tǒng)運行的軟件也全部國產化，包括固件系統(tǒng)、操作系統(tǒng)、應用軟件等。本計算機的固件系統(tǒng)采用龍芯公司的PMON或其他符合UEFI標準的國產化BIOS固件進行實現(xiàn)，操作系統(tǒng)采用中標麒麟桌面操作系統(tǒng)實現(xiàn)。應用軟件支持Red Office桌面辦公系統(tǒng)等。

針對操作系統(tǒng)，展開對底層硬件驅動的研究，高效實現(xiàn)操作系統(tǒng)對底層不同硬件的驅動，使系統(tǒng)能夠實現(xiàn)穩(wěn)定是系統(tǒng)軟件實現(xiàn)的關鍵。目前各種國產軟件出現(xiàn)的時間較短，其兼容性有待于進一步的試驗和考證，需要在不斷的實踐過程中發(fā)現(xiàn)和解決軟件缺陷和兼容性問題。設計針對計算機采用的國產和非國產硬件、軟件進行充分的適配工作，進行了適應化改造，以使計算機運行穩(wěn)定可靠。

4 設備成果及測試驗證

4.1 設備成果

經過對自主可控計算機硬件平臺的研制和國產軟件系統(tǒng)的適配工作，實現(xiàn)了基于龍芯3A多核處理器的國產自主可控計算機原理樣機，如圖5所示。

圖5 自主可控計算機實物圖

4.2 測試驗證

國產自主可控計算機原理樣機設計完成后，在CPU主頻900 MHz、內存控制器頻率225 MHz、兩個內存通道分別接插2 GB內存的條件下，采用測試軟件針對CPU、內存、硬盤和其他數(shù)據(jù)接口進行了性能測試，并進行了高低溫及拷機試驗。

4.2.1 SPEC CPU2000的測試

SPEC CPU2000是業(yè)界比較公認的CPU性能測試軟件，它包括Cint2000和Cfp2000兩個子項目。Cint2000測試過程中同時執(zhí)行多個實例，用于測試系統(tǒng)同時執(zhí)行多個計算密集型整數(shù)操作的能力，可以很好地反映諸如數(shù)據(jù)庫服務器、電子郵件服務器和Web服務器等基于整數(shù)應用的多處理器系統(tǒng)的性能；Cfp2000測試過程中同時執(zhí)行多個實例，用于測量系統(tǒng)執(zhí)行計算密集型浮點操作的能力，可以很好地反映比如cad/cam、dcc以及科學計算等方面應用的多處理器系統(tǒng)的性能。處理器、內存和編譯器對于SPEC CPU2000的測試結果影響大，而i/o（磁盤）、網絡、操作系統(tǒng)和圖形子系統(tǒng)對于SPEC CPU2000的測試結果影響非常小。

同樣測試條件下對我所研制的自主可控計算機主板和龍芯公司研制的3A主板進行了同等測試，測試結果見表1和表2。

從表1和表2的測試結果可以看出，我所研制的自主可控計算機主板和龍芯公司研制的3A主板性能是處在同一水平的。

表1 Cint2000測試結果

表2 Cfp2000測試結果

4.2.2 Stressful Application Test（Stressapptest）的測試

Stressapptest讓來自處理器和I/O到內存的數(shù)據(jù)盡量隨機化，以創(chuàng)造出模擬現(xiàn)實的環(huán)境來測試內存是否穩(wěn)定。

對自研的3A主板連續(xù)測試10 h，使用命令：

#stressapptest-s 36000-M 1024

//-s表示測試時間是多少秒，-M表示內存大?。∕B），一般設置為實際內存的一半即可

測試結果：通過測試，沒有發(fā)現(xiàn)錯誤。

4.2.3 U盤和硬盤讀測試

（1）U盤讀速度測試命令：

#time dd if=/dev/sdb1 of=/dev/null bs=10M，要求讀速度不小于20 MB/s。

（2）硬盤讀速度測試命令：

#time dd if=/dev/sdb1 of=/dev/null bs=10M，要求讀速度不小于60 MB/s。

測試結果如下：

U盤讀速度測試結果是25 MB/s，屬于正常。硬盤讀速度測試結果是62多MB/s，屬于正常。

4.2.4 高低溫環(huán)境適應性試驗和拷機試驗

為了驗證自主可控計算機的環(huán)境適應能力，按照GJB 367A的要求對設備作了環(huán)境適應性高低溫試驗。試驗指標依據(jù)國軍標367A標準中車內設備相關要求。測試結果如表3所示。

表3 自主可控計算機高低溫測試

自主可控計算機研制完成并經過各種功能、性能試驗后，項目組還對原理樣機進行了每天8 h，連續(xù)30 d的拷機試驗，驗證了其長期穩(wěn)定工作能力。

5 結束語

自主可控計算機是基于國產主流CPU、操作系統(tǒng)和BIOS的芯片級完全自我研制產品，以其高可控、高安全性的特點為日常辦公、指揮控制等軍民應用領域提供了很好的解決方案。通過該產品的設計與實現(xiàn)，在自主可控計算機的原理設計、高速PCB的布線、高密度高速率信號完整性以及軟硬件適配等方面積累了經驗，為國產自主可控計算機的后續(xù)發(fā)展打下了堅實基礎。

[1]龍芯3A處理器數(shù)據(jù)手冊[S].北京：北京龍芯中科技術服務中心有限公司，2009.

[2]龍芯2F板級硬件平臺設計指導[S].北京：北京龍芯中科技術服務中心有限公司，2008.

[3]江思敏.PCB和電磁兼容設計[M].北京：機械工業(yè)出版社，2006.

[4]姜雪松，王鷹.電磁兼容與PCB設計[M].北京：機械工業(yè)出版社，2008.

JI Jing,QU Τao,JIN Da,WU Jinzhe,WANG Wei

Τhe Fifteenth Research Institute of China Electronic Τechnology Group Corporation,Beijing 100083,China

Τhis paper is based on the independent research and development of a motherboard with native high performance Loongson 3A CPU chip.Τhis paper makes a comprehensive summary of the realization of the independent controllable computer hardware and software function,and gives a detailed elaboration of major circuits and the key technologies about the motherboard. Τhe results of performance testing and stability testing of the whole computer based on native firmware and OS are also introduced.It will provide a technology reference for development of high performance native computer in the future.

loongson 3A;independent controllable;native computer

在基于國產高性能龍芯3A CPU芯片進行主板研制并成功實現(xiàn)的技術基礎上，通過全面總結自主可控主板的軟硬件及整機的實現(xiàn)過程，對自我研制主板的各主要功能電路及關鍵技術進行了詳細闡述，對基于國產固件、操作系統(tǒng)進行整機系統(tǒng)的實現(xiàn)以及針對整機進行的性能測試進行了介紹說明，為國產自主可控計算機的發(fā)展提供技術借鑒。

龍芯3A；自主可控；國產化計算機

A

ΤP393.08

10.3778/j.issn.1002-8331.1204-0627

JI Jing,QU Tao,JIN Da,et al.Design and implementation of independent controllable computer.Computer Engineering and Applications,2013,49（15）：36-40.

紀靜（1984—），女，工程師，主要從事計算機應用的研究與開發(fā)；屈濤（1967—），女，研究員級高級工程師，主要從事計算機應用和數(shù)字通信的研究與開發(fā)；金達（1982—），男，工程師，主要從事計算機應用的研究與開發(fā)；吳金哲（1983—），女，工程師，主要從事計算機應用的研究與開發(fā)；王?。?974—），女，高級工程師，主要從事計算機和通信的研究。E-mail：j.j813@126.com

2012-05-03

2012-06-18

1002-8331（2013）15-0036-05