基于FPGA和ARM的圖像處理系統(tǒng)

摘要：本文設(shè)計了一種基于FPGA和ARM的圖像處理系統(tǒng)，實現(xiàn)圖像的快速采集與處理。系統(tǒng)中ARM處理器作為系統(tǒng)控制器，并完成應(yīng)用層的交互。FPGA完成COMS傳感器的初始化、控制以及數(shù)據(jù)的處理， 其中數(shù)據(jù)處理模塊采用采圖像分成兩個子圖的方式進(jìn)行處理，并實現(xiàn)了中值濾波。

關(guān)鍵詞： FPGA；ARM；并行處理

中圖分類號：TP311.52 文獻(xiàn)標(biāo)識碼：A 文章編號：1007—9599 （2012） 14—0000—02

一、前言

隨著數(shù)字圖像技術(shù)的發(fā)展，嵌入式圖像處理系統(tǒng)[1]被廣泛應(yīng)用于軍事、交通、安全的等領(lǐng)域。人們對數(shù)字圖像處理系統(tǒng)的需求趨向于高分辨率，高實時性，高質(zhì)量，小型化。但因為嵌入式系統(tǒng)處理器受功耗，成本，體積方面的限制，圖像處理的速度的問題成為設(shè)計中很難突破的瓶頸。

本文提出一種基于ARMARM（Advanced RISC Machines，高級精簡指令處理器）和FPGA（Fidd Programmable Gate Array，現(xiàn)場可編程門陣列）[2]的圖像處理系統(tǒng)，其利用FPGA高速、資源豐富的優(yōu)點實現(xiàn)圖像的高速采集與數(shù)據(jù)的并行處理。利用ARM的有操作系統(tǒng)支持與開發(fā)方便的優(yōu)點實現(xiàn)了系統(tǒng)很好的應(yīng)用層交互。雖然該系統(tǒng)架構(gòu)可以通過集成有powerPC的FPGA或DSP加ARM來實現(xiàn)等同的功能，但成本卻要高出很多。

二、系統(tǒng)的總體設(shè)計

系統(tǒng)總體設(shè)計框如圖1所示。

COMS傳感器采集圖像并以VGA格式傳輸。A＼D模塊將VGA格式的模擬信號轉(zhuǎn)換成RGB信號，其由FPGA的采樣模塊作為控制器。FPGA中初始模塊模擬SCCB時序?qū)OMS傳感器進(jìn)行模式初始化?？刂颇K接收ARM的使能與復(fù)位信號。數(shù)據(jù)模塊實現(xiàn)圖像中值濾波的并行處理。ARM處理器運行Linux操作系統(tǒng)并將底層功能，封裝成設(shè)備文件，提供應(yīng)用接口。ARM模塊中包含F(xiàn)LASH與RAM。FPGA模塊通過雙口RAM與ARM模塊進(jìn)行數(shù)據(jù)傳輸。

三、系統(tǒng)結(jié)構(gòu)單元的設(shè)計

（一） COMS傳感器單元

系統(tǒng)采用OV7670攝像頭作為圖像傳感器，有640*480和320*240兩種分辨率，支持SXVGA，VGA，QVGA，QQVGA，CIF，QCIF，QQCIF多種圖像格式，其上有SCCB接口和VGA接口。本系統(tǒng)采用VGA格式，系統(tǒng)運行后被初始化為幀速率為10fps，量化深度為10。

（二） FPGA單元

FPGA單元分為初始化模塊、控制模塊、數(shù)據(jù)處理模塊、采樣模塊負(fù)責(zé)控制圖像的采集、數(shù)據(jù)處理、以及與ARM之間的傳輸。基于系統(tǒng)的需求和低成本的目標(biāo)，采用了Xilinx公司的XC3S250，屬于Spartan3E系列。其有25萬門容量，包含4個DCM（Digital Clock Manager，數(shù)字時鐘管理模塊），足以勝任COMS初始化，采樣控制器，數(shù)據(jù)處理與傳輸?shù)墓ぷ?，而且單片價格不到30元。

FPGA單元中的初始化模塊通過模擬SCCB時序，對COMS傳感器進(jìn)行初始化。因為傳輸中只有一個主機和一個從機，F(xiàn)PGA只模擬SIO_C和SIO_D兩個信號的簡單的讀寫時序。

采樣模塊模擬A/D轉(zhuǎn)換控制器的狀態(tài)機邏輯，配合AD0809芯片完成VGA數(shù)據(jù)到RGB數(shù)據(jù)的轉(zhuǎn)換。相比于采用單片機作為控制器，用FPGA實現(xiàn)控制器具有更高的速度。相比于采用DSP作為控制器，F(xiàn)PGA具有低成本、高集成度的優(yōu)勢。

數(shù)據(jù)處理模塊采用分割子圖的方案，將圖像數(shù)據(jù)分割成兩個子圖，并分別用兩條圖像處理運算單元對子圖進(jìn)行處理，結(jié)構(gòu)上實現(xiàn)了處理的并行化。其中處理過程是通過用Verilog，HDL[3]語言描述中值濾波算法[4]，綜合后硬件化的算法處理邏輯。

（三） ARM單元

ARM單元其主要為用戶提供一應(yīng)用層交互平臺，可以根據(jù)用戶的需求自由定制。本系統(tǒng)采用S3C2440的處理器，同時采用了一片F(xiàn)LASH和一片SDRAM，F(xiàn)LASH有32M，用于存放系統(tǒng)鏡像，SDRAM有32M用作內(nèi)存。ARM平臺上運行Linux操作系統(tǒng)，并將下層對FPGA單元的控制與數(shù)據(jù)傳輸封裝成設(shè)備驅(qū)動，以適應(yīng)多種應(yīng)用。

四、系統(tǒng)主要模塊的工作原理與實現(xiàn)

（一） FPGA實現(xiàn)數(shù)據(jù)并行處理

FPGA數(shù)據(jù)處理模塊采用分割子圖的方案，將一幅圖像分成兩個子圖，每個子圖由一個運算處理單元來進(jìn)行中值濾波處理。實現(xiàn)了結(jié)構(gòu)上的并行化，相當(dāng)于雙核處理。因為大多數(shù)圖像算法在對圖像處理時，對靠近邊緣的像素的處理效果都不是很好。在劃分子圖時又增加邊緣像素，位于分割線的兩旁的像素的處理效果肯定會受到影響。為了使分割處理的效果等效于未分割處理。系統(tǒng)采用冗余分割的方法劃分子圖[5]，如圖2所示。

圖2 子圖的冗余分割

數(shù)據(jù)處理模塊將圖像分成兩部分時，使兩個子圖都多出一部分，然后進(jìn)行并行處理，在將圖像還原時，兩個子圖分別丟棄靠近邊緣的部分，用內(nèi)部像素點組成完整圖像。就避免了分割圖像帶來的邊緣影響。在實現(xiàn)中，圖像分割是從像素行開始進(jìn)行的，并未像圖2中對完整的圖像進(jìn)行劃分。系統(tǒng)采用640*480的分辨率，每個運算單元取326的行像素作為輸入，320的像素作為輸出。

（二） FPGA單元與ARM單元數(shù)據(jù)的傳輸

FPGA單元通過一個8Kbyte雙口SRAM與ARM單元之間傳輸圖像數(shù)據(jù)。把8K的SRAM 劃分成兩個大小為4K的SRAM，設(shè)為SRAMl和SRAM2。每片SRAM一次存儲六行圖像數(shù)據(jù)。同一時刻，一片用于存儲圖像數(shù)據(jù)，另一片用于外部ARM 對圖像數(shù)據(jù)的讀取。兩塊SRAM存儲區(qū)乒乓式切換。切換時FPGA通過外部中斷通知ARM單元。

ARM對FPGA單元的控制只包括使能與復(fù)位兩種操作，ARM單元通過GPIO來實現(xiàn)對FPGA單元的控制。

五、結(jié)束語

本文介紹一個基于FPGA和ARM的圖像處理系統(tǒng)，其采用并行運算單元結(jié)構(gòu)，實現(xiàn)了圖像的采集和中值濾波處理。ARM單元為上層應(yīng)用提供了方便的交互接口，F(xiàn)PGA的運算單元可以靈活設(shè)計。為圖像識別算法的實驗提供了平臺。

參考文獻(xiàn)：

[1][美]Rafael C.Gonzalez著.阮秋琦等譯. 數(shù)字圖像處理（第二版）[M].電子工業(yè)出版社，2007

[2]劉嵐，黃秋元，陳適.FPGA應(yīng)用技術(shù)基礎(chǔ)教程[M].北京：電子工業(yè)出版社，2009

[3][美]Samir Palnitkar著.夏雨聞等譯.Verilog HDL數(shù)字設(shè)計與綜合.電子工業(yè)出版社，2004

[4]徐大鵬，李從善.基于FPGA 的數(shù)字圖像中值濾波器設(shè)計[J].電子器件，2006，29（4）：114—117

[5] Gentsos C，Sotiropoulou C—L， Nikolaidis S， Vassiliadis N.Real—time canny edge detection parallel implementation for FPGAs[J].ICECS，2010（7）：499—502