基于FPGA的平方根升余弦濾波器設計

張松軼

(河北遠東哈里斯通信有限公司，河北石家莊 050200)

0 引言

TETRA是歐洲電信標準協會ETSI指定的數字無線電集群通信標準。TETRA系統可以提供集群、非集群通訊，支持話音、電路數據、短信息和分組數據等業(yè)務的直接模式通信，同時還支持多種附加業(yè)務。該系統以頻譜資源利用率高、保密性好、覆蓋范圍廣以及語音質量高等特性，在全球得到了廣泛的應用。

在數字通信系統中需要在信號發(fā)射前對頻譜較寬的基帶信號進行成形處理，改善其頻譜特性，使得在消除碼間干擾與達到最佳檢測接收的前提下，提高信道的頻帶利用率。

1 總體設計

在現代數字通信系統中，由于基帶信號的頻譜范圍較寬，為了讓信號在帶限信道中傳輸，需要在發(fā)送端把信號進行帶寬限制，由此引入碼間干擾(ISI)。為了使傳輸誤碼率足夠小，必須最大限度地減小碼間干擾。消除碼間干擾可以通過要求傳輸信號在特定時刻的波形幅值無失真來實現，而不必要求整個波形無失真。

TETRA數字集群通信系統中，為了消除碼間干擾，采用了滾降系數 α=0.35的平方根升余弦(SRRC)濾波器作為發(fā)射成形濾波器［1，2］。

在FPGA實際設計中，在一片FPGA內完成8個載波的成形濾波，所以需要實現16個8倍內插的SRRC成形濾波器，其中，每個載波需要2個濾波器，分別用于同相/正交(I/Q)支路。為了節(jié)省FPGA內部資源，將I/Q支路濾波器分別實現成一個8路復用的FIR濾波器，相應的濾波器處理主時鐘需要18 kHz×8×8=1152 kHz。此外，為了滿足TETRA系統對調制鄰道發(fā)射功率的要求，還需要經過嚴格按照TETRA協議對調制鄰道發(fā)射功率的要求的內插低通濾波器，實現框圖如圖1所示。

圖1 TETRA SRRC濾波器設計框圖

根據奈奎斯特第一準則，若信道傳輸函數H(f)=HT(f)·HC(f)·HR(f)的幅頻特性滿足滾降系數為α的升余弦(RRC)濾波器特征時，可以實現無碼間串擾傳輸，從而降低對接收側采樣時鐘精度的要求。RRC濾波器的傳輸函數如下所示:

當信道噪聲可忽略時，取HC(f)≈1。按照匹配濾波器的輸出信噪比最大準則，可以將上述RRC濾波器分為2個SRRC濾波器來實現:一個在發(fā)射端用于發(fā)射成形濾波，頻率響應為HT(f)，另一個在接收端用于匹配濾波，頻率響應為HR(f)，則有H(f)≈HT(f)·HR(f)，其中:HT(f)=HR(f)=G(f)。

歸一化的SRRC濾波器的系統函數如下所示:

在式(2)中，α為滾降系數，定義為 α=fα/f0。由上式可知0≤α≤1，α越大，頻譜在截止頻率處越光滑，而頻帶利用率越低。T=1/Rs為符號周期，濾波器的絕對帶寬B為:

按照TETRA協議的規(guī)定，TETRA系統中使用的成形濾波器滾降系數α=0.35，系統傳輸符號速率為 Rs=18 kHz，相應的濾波器絕對帶寬為24.3kHz。

2 需解決的問題

2.1 窄帶調制頻帶限制

TETRA數字集群通信系統屬于窄帶數字通信提供，系統信道帶寬只有25 kHz，而系統數據傳輸速率為36 kbps。TETRA數字集群通信系統采用π/4偏移差分相移鍵控(π/4-DQPSK)調制方式，從圖2所示的π/4-DQPSK調制相位轉換圖中可以看出，調制相位的轉換是瞬間完成的，而這種相位的瞬間跳變，必然會導致基帶信號頻譜的大幅度擴展。寬頻基帶信號在窄帶信道中進行傳輸，會引入嚴重的碼間干擾。

圖2 π/4-DQPSK調制相位轉換圖

2.2 TETRA鄰道干擾要求

TETRA標準對于TETRA系統中發(fā)射機的對相鄰道的干擾(ACI)指標要求很高:在第1鄰道(載頻的±25 kHz偏移)處，要求調制鄰道功率不得高于-55 dBc;在第2鄰道(載頻的±50 kHz偏移)處，要求調制鄰道功率不得高于-65 dBc。

為了滿足TETRA系統關于鄰道干擾的要求，除了保證調制器矢量調制精度符合要求，射頻前端使用線性化功率放大器，還要求對基帶信號進行精確的濾波。

2.3 濾波器階數和數據定點化

符合要求的SRRC成形濾波器的時域表達式如式4所示，可以看出SRRC濾波器是一個無窮階數、系數對稱的FIR濾波器。

在實際應用中，不能采用上述理論上的無窮階數FIR濾波器，必須要根據實現方式和資源占用情況，截取濾波器的一部分階數使用，成型濾波器的截取階數對濾波器的性能有很大影響［3］。

由于FPGA實現時必須采用定點信號處理算法，所以對于濾波器系數計算必須要合理量化為有限長二進制小數。需要考慮量化誤差對頻率響應的影響，在滿足頻譜要求的前提下盡可能減少量化比特數［4］。

3 關鍵技術

3.1 SRRC參數設計

SRRC濾波器性能參數的設計對調制器性能是否滿足頻譜要求影響很大(包括頻帶內的平坦度和帶外的抑制)。在實際SRRC濾波器的設計中，具體考慮因素有:濾波器的階數、滾降系數、加權窗和相關碼元個數等。

SRRC濾波器階數可以用N=L×K表示，其中L表示每個符號的取樣點數，K表示相關碼元個數，是考慮最佳采樣點處受影響的碼元個數。相關碼元個數越多，成型濾波器的性能越好，最佳采樣點處的碼間干擾越小，同時濾波器旁瓣抑制越好，而且過渡帶越陡，輸出信號的功率譜特性越好［5］。

在實現中，對限定階數的SRRC濾波器的實現是在理論的時域表達式上加窗。為了獲得較大的阻帶衰減，要求窗函數最大的旁瓣相對于主瓣應該盡可能小。實際要求成形后信號頻譜在第1旁瓣一般應該衰減在40dB以上，通常選用漢明(Hamming)窗。

按照TETRA協議的要求，經過仿真優(yōu)化，設計的平方根升余弦濾波器采用滾降系數α=0.35，濾波器階數為49階，數據符號速率為18 kHz，數據采樣速率為144 kHz，相關碼元個數為6個碼元。

此SRRC濾波器的沖激響應如圖3所示。

圖3 TETRA系統中SRRC濾波器的沖激響應

經過上述成型濾波器的發(fā)射信號，為了滿足TETRA系統對調制鄰道發(fā)射功率的要求，還需要經過嚴格按照TETRA協議對調制鄰道發(fā)射功率的要求的低通濾波器，由于系統的信息速率為36 kbps，所以采用截止頻率為10.5 kHz左右。數字低通濾波器的階數決定了其邊帶信號的抑制度，同時還需要考慮對實現的算法復雜度進行折中選擇，在基帶信號中得到良好的帶外抑制效果。

3.2 基于FPGA的FIR濾波器設計實現

N階FIR濾波器輸出對應于輸入時間序列x(n)的關系由有限卷積數量的形式給出:

式中，N為濾波器的階數，h(n)為濾波器的系數。采用直接型8倍升采樣FIR成型濾波器FPGA實現原理框圖如圖4所示。

圖4 升采樣FIR濾波器原理

在實際FPGA設計中FIR濾波器采用脈動陣列架構。由于SRRC濾波器系數是對稱的，對稱部分的系數可以進行合并。為了防止溢出的產生，對于運算產生的結果采用截取高位的方法來完成［6］。

在FPGA的實際實現中，使用了賽靈思(Xilinx)公司的工具軟件System Generator，采用此工具可以在Simulink軟件環(huán)境中建立模型并進行仿真，還可以根據建立的模型產生對應的VHDL文件或NGC網表文件。將生成的網表文件導入ISE軟件中進行布局布線，生成Bit文件，寫入Spartan-3A DSP系列XC3SD1800ADSP FPGA，完成設計實現。

4 仿真結果分析

使用Simulink軟件對設計的SRRC濾波器進行仿真分析，仿真得到的TETRA標準π/4-DQPSK基帶信號經過平方根升余弦濾波器后的相位轉換圖如圖5所示。

圖5 信號經過SRRC濾波器后的相位轉換圖

由圖5可知，相位轉換已經不存在瞬間轉換的情況，同時在最佳采樣點處，相鄰碼元不存在碼間串擾。

自行編寫測試向量對System Generator軟件生成的網表文件經過布局布線后在Modelsim軟件中進行仿真，濾波器的沖激響應結果時域波形如圖6中數據輸出信號所示。

圖6 SRRC濾波器Modelsim仿真圖

5 結束語

基于FPGA按照該方法設計的SRRC濾波器，具有運算速度快、結構簡單和資源占用少的優(yōu)點，完全可以滿足TETRA標準要求的成形濾波功能要求，具有較強的先進性和實用性。目前該設計已經應用于TETRA數字集群基站設備中。在目前國外TETRA設備完全占領中國市場的情況下，為國內TETRA技術的發(fā)展，起到了重要的作用。隨著國產TETRA市場份額的壯大，必將得到更為廣泛的應用。

［1］ETSI EN 300 392 -2 TerrestrialTrunked Radio(TETRA);Voice plus Data(V+D);Part 2:Air Interface(AI)［S］.

［2］鄭祖輝，陸錦華，丁銳，等.數字集群移動通信系統［M］.北京:電子工業(yè)出版社，2008:375-382.

［3］張維良，郭興波，潘長勇.平方根升余弦滾降FIR數字濾波器的設計［J］.電訊技術，2002(6):51-55.

［4］陳東華.升余弦滾降基帶成形內插濾波器的FPGA實現［J］.華僑大學學報:自然科學版，2006，27(3):310-312.

［5］常疆.數字集群系統無線傳輸鏈路關鍵技術的研究［D］.黑龍江:哈爾濱工業(yè)大學，2005.

［6］張建偉，展雪梅.FIR數字濾波器的設計與實現［J］.無線電工程，2010，40(6):54-56.