一種新型數(shù)字化中頻調(diào)制解調(diào)器設(shè)計(jì)

李 勇，劉 洋

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北石家莊 050081)

0 引言

近年來隨著軟件無線電技術(shù)的快速發(fā)展，結(jié)合高性能的模數(shù)轉(zhuǎn)換器(ADC)、數(shù)模轉(zhuǎn)換器(DAC)和大容量現(xiàn)場(chǎng)可編程門陣列(FPGA)器件的應(yīng)用，使得體積小、功耗低、重量輕的調(diào)制解調(diào)器實(shí)現(xiàn)成為可能。該方案設(shè)計(jì)了一種新型的采用數(shù)字化中頻架構(gòu)的調(diào)制解調(diào)硬件平臺(tái)，減小了模擬中頻部分的電路規(guī)模和設(shè)計(jì)難度，采用模塊化設(shè)計(jì)，便于各部件升級(jí)維護(hù)。在保證技術(shù)指標(biāo)的前提下，盡量減小設(shè)備體積和功耗，從而實(shí)現(xiàn)了一個(gè)小型化的具有高度靈活性的衛(wèi)星調(diào)制解調(diào)器開發(fā)平臺(tái)。

1 總體設(shè)計(jì)

調(diào)制解調(diào)器是一種全雙工通信設(shè)備，包含調(diào)制器和解調(diào)器2個(gè)相互獨(dú)立的功能單元。為滿足某型衛(wèi)星通信便攜站的設(shè)計(jì)使用需求，采用數(shù)字化中頻架構(gòu)的硬件方案，通過采用大規(guī)模FPGA芯片及高集成度的模擬器件使得硬件平臺(tái)體積這一重要指標(biāo)符合整機(jī)要求。

軟件采用重加載方式完成多種通信模式的靈活實(shí)現(xiàn)。在FPGA中對(duì)中頻采樣后數(shù)據(jù)完成解調(diào)前的數(shù)據(jù)預(yù)處理。通過設(shè)計(jì)傳輸幀結(jié)構(gòu)的方式解決應(yīng)用低密度奇偶校驗(yàn)碼(Low Density Parity Check，LDPC)編譯碼時(shí)的低門限解調(diào)問題。

設(shè)備的軟硬件設(shè)計(jì)均充分考慮通用化、模塊化和標(biāo)準(zhǔn)化的“三化”要求。

1.1 硬件設(shè)計(jì)

對(duì)中低數(shù)據(jù)速率調(diào)制解調(diào)而言，傳統(tǒng)設(shè)計(jì)方案多采用零中頻調(diào)制解調(diào)技術(shù)。其調(diào)制解調(diào)均使用模擬電路器件實(shí)現(xiàn)，優(yōu)點(diǎn)是基帶部分算法實(shí)現(xiàn)簡(jiǎn)單，實(shí)現(xiàn)時(shí)所需的FPGA資源較少，對(duì)FPGA容量要求較低。缺點(diǎn)是中頻電路復(fù)雜，中頻模塊的體積與功耗均較大，同時(shí)其雜散、相位噪聲和載漏等指標(biāo)不易調(diào)整。零中頻方案中頻模塊的調(diào)試需要基帶調(diào)制解調(diào)單元板卡提供測(cè)試輸入信號(hào)來配合，不利于設(shè)備批量生產(chǎn)。

軟件無線電技術(shù)的快速發(fā)展以及電子元器件性能和集成度水平的迅猛發(fā)展為數(shù)字化中頻方案的實(shí)施提供了較好的基礎(chǔ)。

基于數(shù)字化中頻技術(shù)的調(diào)制解調(diào)器實(shí)現(xiàn)方案構(gòu)成框圖如圖1所示。

圖1 數(shù)字化中頻調(diào)制解調(diào)器

由圖1可見，經(jīng)由接口轉(zhuǎn)換后的數(shù)據(jù)經(jīng)過信道編碼后再送至中頻調(diào)制模塊，直接調(diào)制到中頻頻率f1，中頻調(diào)制模塊包含星座映射、基帶數(shù)字成形濾波器和數(shù)字重采樣模塊等處理單元。頻率為f1的信號(hào)再經(jīng)由變頻模塊變換至需要的頻率范圍。在接收端，中頻輸入信號(hào)首先經(jīng)由變頻模塊變換至固定頻率f2，在f2頻率直接進(jìn)行中頻采樣，采樣后數(shù)字信號(hào)在FPGA內(nèi)進(jìn)行后續(xù)處理。其中預(yù)處理模塊包含數(shù)字下變頻、自動(dòng)增益控制(AGC)、數(shù)字重采樣和匹配濾波等處理?；鶐Ы庹{(diào)算法(定時(shí)恢復(fù)、載波恢復(fù))和信道譯碼等處理與零中頻方案類似。

該數(shù)字化中頻調(diào)制解調(diào)硬件實(shí)現(xiàn)方案主要優(yōu)點(diǎn)有:

①可靠性、一致性好。中頻采樣使得中頻單元只需要進(jìn)行變頻處理。數(shù)字化處理不需要模擬器件在中頻上進(jìn)行正交調(diào)制解調(diào)，有效避免了模擬器件不一致帶來的正交兩路信號(hào)幅度不平衡的問題。

②集成度、靈活性高。中頻模塊減少了正交調(diào)制解調(diào)電路后，體積大幅縮減。信號(hào)處理完全由高集成度的FPGA實(shí)現(xiàn)，針對(duì)不同傳輸體制，實(shí)現(xiàn)算法可以進(jìn)行靈活配置。同時(shí)便于系統(tǒng)更新升級(jí)。

③模塊化設(shè)計(jì)便于測(cè)試生產(chǎn)。中頻變頻模塊為獨(dú)立處理模塊。輸入輸出指標(biāo)易于測(cè)試，基帶調(diào)制解調(diào)電路與中頻變頻模塊可以單獨(dú)調(diào)試。有利于硬件故障的分離及大規(guī)模批量生產(chǎn)。

1.2 軟件設(shè)計(jì)

軟件設(shè)計(jì)首要問題是解決軟件架構(gòu)的設(shè)計(jì)問題。

以調(diào)制解調(diào)器中常用的編譯碼為例，其編譯碼方式包括卷積編碼、維特比(Viterbi)譯碼、里德－所羅門(Reed－Solomon，RS)編碼和LDPC等。各種編碼方式中LDPC占用的FPGA資源最多，其次為卷積編碼Viterbi譯碼、RS編譯碼。當(dāng)設(shè)計(jì)要求同時(shí)具備上述3種編碼功能時(shí)，將3種編譯方式同時(shí)在單片F(xiàn)PGA中實(shí)現(xiàn)時(shí)會(huì)出現(xiàn)芯片邏輯資源不夠用的情況。

配合LDPC使用的低門限解調(diào)算法與配合RS編譯碼使用的解調(diào)程序也不相同，整合這2套解調(diào)程序在單片F(xiàn)PGA中實(shí)現(xiàn)時(shí)也會(huì)出現(xiàn)芯片邏輯資源不夠用的情況。這時(shí)采用重加載的方式可以較好地解決該問題。

重加載是指設(shè)備根據(jù)監(jiān)控設(shè)置參數(shù)不同而自動(dòng)加載相應(yīng)FPGA程序的過程。重加載時(shí)的不同程序可以并行設(shè)計(jì)和調(diào)試，程序之間不會(huì)互相影響。應(yīng)用程序重裝載技術(shù)時(shí)需重點(diǎn)解決不同模式切換時(shí)的監(jiān)控控制問題。由一種模式切換到另外一種模式時(shí)，程序重加載完成后，速率、頻率、編碼和調(diào)制等參數(shù)均為未接收命令的初始狀態(tài)。解決方法為設(shè)計(jì)監(jiān)控協(xié)議的幀結(jié)構(gòu)，使得監(jiān)控單元可以檢測(cè)到各個(gè)單元的命令參數(shù)接收情況，當(dāng)檢測(cè)到程序重加載后自動(dòng)重置相應(yīng)的參數(shù)。

2 需解決的問題

在應(yīng)用數(shù)字化中頻方案后，ADC和DAC芯片均工作于較高的時(shí)鐘頻率，DAC的工作時(shí)鐘頻率可能會(huì)達(dá)到800 MHz。時(shí)鐘信號(hào)的質(zhì)量直接影響整機(jī)的雜散和相位噪聲等中頻指標(biāo)和誤碼率指標(biāo)?？紤]到某些應(yīng)用時(shí)收發(fā)中頻信號(hào)需外饋10 MHz時(shí)鐘信號(hào)，還需設(shè)計(jì)專門的時(shí)鐘分路電路。解決高質(zhì)量時(shí)鐘設(shè)計(jì)問題是數(shù)字化中頻方案實(shí)施的重要前提。

中頻采樣技術(shù)為數(shù)字化中頻方案的關(guān)鍵技術(shù)之一。中頻采樣技術(shù)的性能會(huì)直接影響解調(diào)器的誤碼率指標(biāo)。

在衛(wèi)星通信中，降低解調(diào)門限具有重要的意義。衛(wèi)星通信中采用低門限解調(diào)技術(shù)和LDPC等高效編碼技術(shù)后，不但可以采用高階調(diào)制提高衛(wèi)星轉(zhuǎn)發(fā)器的帶寬利用率、增加鏈路余量以提高傳輸鏈路的抗干擾能力，還可以在傳輸速率一定的情況下，支持更小的用戶站型，提高站型的機(jī)動(dòng)能力。LDPC能夠在極低Eb/N0值情況下實(shí)現(xiàn)準(zhǔn)無誤碼的性能。這就要求解調(diào)器必須在低信噪比條件下捕獲和跟蹤信號(hào)，這對(duì)解調(diào)器的解調(diào)同步設(shè)計(jì)提出了嚴(yán)峻的挑戰(zhàn)。

3 關(guān)鍵技術(shù)

3.1 時(shí)鐘設(shè)計(jì)

對(duì)時(shí)鐘設(shè)計(jì)可分為10 MHz源設(shè)計(jì)、采樣時(shí)鐘電路設(shè)計(jì)和采用時(shí)鐘頻率設(shè)計(jì)3個(gè)方面。時(shí)鐘電路設(shè)計(jì)框圖如圖2所示。

圖2 時(shí)鐘電路設(shè)計(jì)

10 MHz源設(shè)計(jì)時(shí)器件選擇恒溫晶振，時(shí)鐘穩(wěn)定度要求優(yōu)于2×10－8。10 MHz信號(hào)經(jīng)過先放大后分路后分別為時(shí)鐘管理芯片和變頻模塊提供參考時(shí)鐘源，分路后的時(shí)鐘信號(hào)可為 L或者 S頻段外饋10 MHz時(shí)鐘信號(hào)。對(duì)時(shí)鐘的放大電路需格外謹(jǐn)慎，通過采取合理設(shè)計(jì)并切割PCB的電源層和地層，在放大器周圍布置耦合接地過孔等措施避免放大器自激。

由于直接進(jìn)行中頻采樣，ADC和DAC的采樣時(shí)鐘頻率均較高，采樣時(shí)鐘的性能對(duì)解調(diào)器影響較大。時(shí)鐘抖動(dòng)和相位噪聲的惡化會(huì)引起整個(gè)ADC的信噪比的下降。該方案選用穩(wěn)定度較高的時(shí)鐘源配合專用時(shí)鐘管理芯片來產(chǎn)生驅(qū)動(dòng)ADC和DAC的采樣時(shí)鐘。所選的AD9516時(shí)鐘管理芯片可以提供多路低抖動(dòng)、低相位噪聲的時(shí)鐘信號(hào)。

時(shí)鐘設(shè)計(jì)的架構(gòu)確定后，通過配置時(shí)鐘管理芯片可以分別調(diào)整DAC和ADC的采樣時(shí)鐘頻率。確定采樣時(shí)鐘頻率后即可確定f1和f2的具體數(shù)值。為了保證設(shè)備整體的性能指標(biāo)達(dá)到設(shè)計(jì)要求，例如要求輸出雜散優(yōu)于－50 dBc/4kHz，必須保證在f1頻率的信號(hào)雜散優(yōu)于－50 dBc/4kHz并留有一定裕量。f1和f2頻率的選擇還需要與變頻模塊統(tǒng)籌考慮，以70 MHz設(shè)備的發(fā)送端為例，確定輸入頻率f1和輸出的頻率范圍52～88 MHz后即可確定變頻模塊的本振頻率范圍，這時(shí)需要計(jì)算并確保其7次以內(nèi)的組合頻率干擾落在帶外。

3.2 中頻采樣技術(shù)

中頻采樣技術(shù)除了使得設(shè)備中頻模塊體積大幅縮小外，突出優(yōu)點(diǎn)還包括可靈活對(duì)信號(hào)進(jìn)行處理?？蓪?duì)36 MHz帶寬進(jìn)行中頻采樣，采樣后的數(shù)據(jù)在FPGA內(nèi)部可對(duì)36 MHz帶寬內(nèi)的多個(gè)載波信號(hào)同時(shí)并行處理。

解調(diào)器f2為390 MHz時(shí)中頻采樣處理的信號(hào)處理原理框圖如圖2所示。

圖3中采樣時(shí)鐘固定為120 MHz，中頻采樣后的信號(hào)經(jīng)過數(shù)字下變頻和低通濾波后，變換至零中頻。之后需要使用數(shù)字重采樣技術(shù)實(shí)現(xiàn)固定的ADC采樣時(shí)鐘和隨符號(hào)率變化的符號(hào)時(shí)鐘2個(gè)時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換。轉(zhuǎn)換后數(shù)據(jù)的定時(shí)恢復(fù)和載波恢復(fù)等后續(xù)信號(hào)處理與零中頻方案處理方式類似。在調(diào)制端同樣會(huì)用到數(shù)字重采樣技術(shù)。通過合理設(shè)計(jì)內(nèi)插同步環(huán)路的參數(shù)及內(nèi)插處理精度可以將數(shù)字重采樣誤差對(duì)系統(tǒng)的影響控制在允許的范圍內(nèi)。

圖3 中頻采樣實(shí)現(xiàn)

總體上看，數(shù)字化中頻方案是以適當(dāng)提高軟件復(fù)雜度為代價(jià)大幅降低硬件復(fù)雜度。不同性能的數(shù)字重采樣算法占用的FPGA資源情況不同，串行架構(gòu)的重采樣算法占用FPGA邏輯資源較少，同時(shí)能達(dá)到的吞吐率也較低，并行架構(gòu)的重采樣算法吞吐率大幅提高但占用的FPGA邏輯資源較多。應(yīng)用中需要結(jié)合具體指標(biāo)要求在系統(tǒng)性能和硬件資源開銷之間進(jìn)行平衡。

3.3 低門限解調(diào)技術(shù)

在LDPC性能所決定的低信噪比情況下，載波的直接捕獲和跟蹤會(huì)變得非常困難(相位檢測(cè)增益變得很小)，因此一般采用輔助捕獲跟蹤的技術(shù)手段達(dá)到可接受的解調(diào)器性能。如DVB-S2規(guī)范中為解決8PSK在低信噪比情況下的相位檢測(cè)增加了一個(gè)特殊符號(hào)來幫助解調(diào)器捕獲和跟蹤。這種方式使調(diào)制器和解調(diào)器的設(shè)計(jì)上都會(huì)變得復(fù)雜。采用高階調(diào)制方式時(shí)，需要通過設(shè)計(jì)輔助捕獲跟蹤手段及改進(jìn)解調(diào)捕獲跟蹤算法來解決低門限解調(diào)問題。

在該方案中采用串行導(dǎo)頻輔助的方式來解決低門限的解調(diào)問題。傳輸幀結(jié)構(gòu)中插入串行導(dǎo)頻會(huì)導(dǎo)致符號(hào)速率的變化，因此會(huì)增加硬件實(shí)現(xiàn)的復(fù)雜度(主要是時(shí)鐘處理部分)。該方案在設(shè)計(jì)串行導(dǎo)頻的幀結(jié)構(gòu)時(shí)綜合考慮了下列原則:

①由于插入信息造成符號(hào)速率變化的比率便于時(shí)鐘鎖相環(huán)的設(shè)計(jì);

②對(duì)不同調(diào)制方式，幀格式通用;

③插入的導(dǎo)頻信息可用于快速傅里葉變換(FFT)頻率校正和載波環(huán)路跟蹤;

④設(shè)計(jì)的幀結(jié)構(gòu)考慮一定的可擴(kuò)展性;

⑤由于插入組幀信息帶來的性能損失控制到0.3 dB以內(nèi)。

4 性能測(cè)試結(jié)果分析

應(yīng)用該數(shù)字化中頻方案的調(diào)制解調(diào)器模塊尺寸為寬16 cm，長(zhǎng)23 cm，重量小于0.6 kg，功耗小于20 W。該模塊支持卷積編碼、RS編譯碼和LDPC等編譯碼方式。經(jīng)過測(cè)試典型參數(shù)下的誤碼率測(cè)試結(jié)果如表1所示。

表1 典型參數(shù)下誤碼率測(cè)試結(jié)果

與零中頻實(shí)現(xiàn)方案相比，數(shù)字化中頻實(shí)現(xiàn)方案體積大幅縮小，同時(shí)重量、功耗等指標(biāo)也都較適合高度集成化的使用要求。測(cè)試結(jié)果表明其各種模式下誤碼率性能均滿足設(shè)備指標(biāo)要求。

5 結(jié)束語(yǔ)

上述數(shù)字化中頻調(diào)制解調(diào)器硬件設(shè)計(jì)較零中頻方案大幅簡(jiǎn)化。中頻采樣使得多路載波同時(shí)處理成為可能，大規(guī)模FPGA的應(yīng)用也為更靈活有效的算法實(shí)現(xiàn)提供了硬件基礎(chǔ)。該方案另一突出優(yōu)勢(shì)在于其性能一致性較好，后期調(diào)試工作量較小更適合批量生產(chǎn)。

采用該方案設(shè)計(jì)的L頻段調(diào)制解調(diào)器模塊已經(jīng)成功應(yīng)用于某型衛(wèi)星通信便攜站的研制，有效降低了便攜站的體積與重量。 ■

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