采用CPCI總線的通用高速數(shù)傳接收機(jī)

劉進(jìn)軍

(中國西南電子技術(shù)研究所,成都 610036)

1 引 言

近年來,隨著高速數(shù)傳技術(shù)應(yīng)用領(lǐng)域的不斷拓展,高速數(shù)傳技術(shù)不僅廣泛應(yīng)用于偵察衛(wèi)星、軍事衛(wèi)星、資源探測衛(wèi)星、高分辨率對地觀測衛(wèi)星等航天器中,而且航空飛行器如預(yù)警機(jī)、高空偵察機(jī)、無人機(jī)等,以及臨近空間飛行器也紛紛增加了數(shù)據(jù)獲取功能,需支持高速數(shù)據(jù)傳輸或海量存儲能力。在高速數(shù)傳系統(tǒng)中,高速解調(diào)設(shè)備是核心。目前,國內(nèi)主流的高速解調(diào)設(shè)備處理能力均低于300 Mbit/s數(shù)據(jù)傳輸速率,已不能滿足日益增長的數(shù)據(jù)傳輸速率需求。隨著系統(tǒng)支持?jǐn)?shù)據(jù)傳輸速率的提高,對接收機(jī)的電路設(shè)計(jì)、解調(diào)性能等提出了挑戰(zhàn),高性能的高速解調(diào)接收機(jī)市場需求迫切。

本文采用軟件無線電設(shè)計(jì)思想,對高數(shù)數(shù)傳接收機(jī)軟硬件技術(shù)進(jìn)行了深入研究,通過硬件模塊化設(shè)計(jì)和軟件動態(tài)加載與升級技術(shù),提高了接收機(jī)設(shè)計(jì)靈活性和通用性。

2 接收機(jī)實(shí)現(xiàn)原理

通常,高速數(shù)傳接收機(jī)可采用模擬、模數(shù)混合以及全數(shù)字3種實(shí)現(xiàn)方式。模擬實(shí)現(xiàn)方式存在設(shè)備復(fù)雜、實(shí)現(xiàn)難度大以及通道一致性較差等缺陷,影響高速數(shù)據(jù)解調(diào)性能;而模數(shù)混合和全數(shù)字實(shí)現(xiàn)方式具有通道一致性好、設(shè)計(jì)靈活等優(yōu)點(diǎn),是一種較好的設(shè)計(jì)方案。

接收機(jī)具備高速數(shù)據(jù)處理能力,其電路器件選擇和電路設(shè)計(jì)需滿足高速數(shù)傳要求,接收機(jī)主要由超高速模數(shù)變換器(ADC)、直接數(shù)字合成器(DDS)和大規(guī)?？删幊唐?如FPGA、DSP等)組成,實(shí)現(xiàn)原理框圖如圖1所示。

圖1 高速數(shù)傳接收機(jī)原理框圖Fig.1 The block diagram of high-rate data transmission receiver architecture

模擬基帶信號或中頻信號經(jīng)信號調(diào)理后,由ADC進(jìn)行采樣變換,完成信號離散處理,由FPGA1控制DDS的頻率控制寄存器,產(chǎn)生相位連續(xù)的正弦波信號作為采樣時鐘。采樣后的離散差分?jǐn)?shù)據(jù)通過DMUX降速后,送入FPGA1中進(jìn)行載波恢復(fù)、位同步信息提取、匹配濾波、信道均衡等信號處理[1]后,將數(shù)據(jù)送到FPGA2中完成譯碼,包括維特比譯碼、幀同步、RS譯碼、Turbo譯碼、LDPC譯碼等。譯碼后的數(shù)據(jù)通過FPGA3進(jìn)行數(shù)據(jù)打包及協(xié)議處理,由高速光纖或10/100/1 000Mbit/s以太網(wǎng)接口輸出到數(shù)據(jù)記錄模塊或遠(yuǎn)控中心。接收機(jī)各模塊之間的通信、控制命令、上報狀態(tài)和數(shù)據(jù)均采用PCI接口電路,提高了系統(tǒng)設(shè)計(jì)一致性。

3 主要功能設(shè)計(jì)

3.1 模擬前端設(shè)置

高速數(shù)傳接收機(jī)模擬前端可配置為模數(shù)混合和全數(shù)字兩種接收機(jī)結(jié)構(gòu)。接收機(jī)工作在模擬接收模式,ADC采用雙通道工作,同步采樣I/Q兩路模擬信號;接收機(jī)工作在全數(shù)字接收模式,ADC采用單通道工作,對輸入的中頻信號進(jìn)行采樣。為適應(yīng)兩種工作模式,高速數(shù)傳接收機(jī)需兼容提供不同采樣時鐘,采樣時鐘由DSP控制FPGA1,通過FPGA1構(gòu)建DDS產(chǎn)生,DDS控制時序如圖2所示。

圖2 DDS控制時序圖Fig.2 DDS control logic diagram

3.2 軟件動態(tài)加載

為滿足接收機(jī)通用性設(shè)計(jì)需求,FPGA1主要功能設(shè)計(jì)為解調(diào),實(shí)現(xiàn)載波恢復(fù)、位同步信息提取、匹配濾波、信道均衡等功能。FPGA2主要功能設(shè)計(jì)為譯碼,包括維特比譯碼、幀同步、RS譯碼、Turbo譯碼、LDPC譯碼等。在不同應(yīng)用環(huán)境下,解調(diào)和譯碼程序需要刷新,因此,設(shè)計(jì)FPGA具有動態(tài)加載或遠(yuǎn)程更新功能。對FPGA1和FPGA2程序進(jìn)行預(yù)先規(guī)劃,存放于超大容量FLASH地址單元中,通過系統(tǒng)命令選擇對應(yīng)的功能模式。針對新增加功能,可通過遠(yuǎn)程更新,利用網(wǎng)絡(luò)將程序傳至系統(tǒng)模塊中,再由系統(tǒng)將程序?qū)懭氲轿从玫腇LASH空間,寫完后啟動代碼即實(shí)現(xiàn)新功能。DSP外部尋址空間是4 Mbyte,FLASH容量為256Mbyte,尋址空間與容量地址不匹配,因此,通過FPGA3控制FLASH高位地址,DSP的BOOT和程序代碼放置于FLASH最低段,按照12Mbyte空間分配FPGA1和 FPGA2的程序代碼。FLASH存儲空間分配如圖3所示。

圖3 DSP和FPGA1、FPGA2程序代碼分配圖Fig.3 Distribution of DSP,FPGA1 and FPGA2 programs

為縮短FPGA1和FPGA2程序加載時間,可預(yù)先將數(shù)據(jù)寫入FLASH中,主要有兩種寫入法:一種是主機(jī)通過PCI總線將代碼寫入DSP,再由DSP寫入FLASH中;另一種是由DSP直接讀FPGA程序文件,將代碼寫入FLASH中。FPGA進(jìn)行動態(tài)加載時,直接通過主機(jī)選擇對應(yīng)功能版本,由DSP將FLASH中代碼直接寫入FPGA中。

FPGA1和FPGA2動態(tài)加載時序如圖4所示。

圖4 FPGA1和FPGA2動態(tài)加載時序圖Fig.4 Dynamic loading timing diagram of FPGA1 and FPGA2

DSP異步訪問接口和 FPGA3相連,FPGA1和FPGA2加載端口連在FPGA3上,由FPGA3將DSP命令時序轉(zhuǎn)換成圖4所示時序。操作步驟如下:

(1)DSP送入FPGA3動態(tài)加載命令,FPGA3將PROG-B置一段低脈沖;

(2)DSP從FPGA3讀INIT-B狀態(tài),由低到高依次讀FLASH數(shù)據(jù),將數(shù)據(jù)寫入FPGA3;

(3)FPGA3收到寫數(shù)據(jù)命令,產(chǎn)生寫時鐘,將數(shù)據(jù)寫入FPGA1或FPGA2;

(4)數(shù)據(jù)寫入成功后,DONE信號電平跳變,表示加載成功,并上報狀態(tài)。

3.3 CPCI總線設(shè)計(jì)

常用CPCI接口采用PCI橋芯片設(shè)計(jì),一端提供PCI總線,一端為本地端口。本接收機(jī)系統(tǒng)中,直接使用DSP的PCI外設(shè)接口,用C語言代替硬件描述語言做控制邏輯,增加了通用性和靈活性。該P(yáng)CI接口符合PCI2.3規(guī)范,工作頻率為33 MHz/66 MHz,本接收機(jī)選擇工作頻率為33 MHz,采用32位數(shù)據(jù)線,其傳輸峰值速度可達(dá)132 Mbyte/s。

DSP的PCI接口程序主要包括配置寄存器、存儲器映射寄存器。對C6455芯片而言,供應(yīng)商ID、設(shè)備ID分別是0x104C、0xB000,對多個板卡共用一個機(jī)箱情況下,只需更改ID號就可識別不同設(shè)備。DSP地址空間和PCI空間的映射關(guān)系如圖5所示。

圖5 DSP地址空間到PCI地址空間的映射圖Fig.5 The address of DSP and PCI mapping diagram

C6455提供了6個基地址寄存器BAR0～BAR5,通過設(shè)置基地址寄存器,可實(shí)現(xiàn)DSP和主機(jī)端的地址映射。DSP作為高速數(shù)傳接收機(jī)的控制功能單元,接收主機(jī)下發(fā)的各種參數(shù)和命令,產(chǎn)生相應(yīng)的控制流程,同時讀取FPGA中各種狀態(tài)信息,并上報參數(shù)。

4 性能測試

接收機(jī)解調(diào)誤碼性能(BER)是衡量接收機(jī)性能的重要指標(biāo)。通過任意波形發(fā)生器產(chǎn)生不同的調(diào)制數(shù)據(jù)輸入到噪聲源,與噪聲源產(chǎn)生不同噪聲功率譜密度的高斯白噪聲相加后,送入接收機(jī)解調(diào),解調(diào)后數(shù)據(jù)送誤碼儀測試解調(diào)誤碼率,就可完成高速數(shù)傳接收機(jī)的解調(diào)誤碼性能指標(biāo)測試。測試連接如圖6所示。

圖6 高速數(shù)傳接收機(jī)誤碼性能測試框圖Fig.6 High-rate data transmission receiver BER performance test diagram

針對QPSK調(diào)制信號,數(shù)據(jù)傳輸速率分別為450Mbit/s和600 Mbit/s情況下,接收機(jī)誤碼率測試結(jié)果如圖 7所示。測試結(jié)果表明,當(dāng)碼速率為450Mbit/s情況下,接收機(jī)的解調(diào)損失在1 dB以內(nèi),碼速率為600 Mbit/s情況下,接收機(jī)的解調(diào)損失在1.5 dB以內(nèi)。本文所設(shè)計(jì)的接收機(jī)實(shí)現(xiàn)方案從解調(diào)損失上要優(yōu)于文獻(xiàn)[2]中設(shè)計(jì)的接收機(jī),在傳輸數(shù)據(jù)速率600 Mbit/s的情況下,本文的方法取得了大約1.5 dB的性能增益,這在實(shí)際的應(yīng)用中是非常有意義的。

圖7 接收機(jī)誤碼率測試曲線Fig.7 The BER curves of high-rate data transmission receiver

5 結(jié)束語

本文設(shè)計(jì)的CPCI總線高速數(shù)傳接收機(jī),采用硬件模塊化、功能化以及軟件動態(tài)加載與升級技術(shù),解決了不同高速數(shù)傳系統(tǒng)應(yīng)用中使用同一硬件平臺的難題,目前已成功應(yīng)用在450 Mbit/s和600 Mbit/s兩種不同的高速數(shù)傳系統(tǒng)工程項(xiàng)目中。另外,通過設(shè)計(jì)了模數(shù)混合和全數(shù)字接收機(jī)兩種硬件接口以及ADC采樣率實(shí)時設(shè)置功能,該高速數(shù)傳接收機(jī)具有更強(qiáng)的通用性和靈活性,可應(yīng)用在其他中低速數(shù)傳系統(tǒng)中。

[1] 曹志剛,錢亞生.現(xiàn)代通信原理[M].北京:清華大學(xué)出版社,2006.CAO Zhi-gang,QIAN Ya-sheng.Modem Communication Principle[M].Beijing:Tsinghua University Press,2006.(in Chinese)

[2] 董長海,鄭雪峰,鄭戈,等.600Mb/s高速數(shù)傳接收的設(shè)計(jì)與實(shí)現(xiàn)[J].遙控遙測,2007(增刊):31-34.TONG Chang-hai,ZHENG Xue-feng,ZHENG Ge,et al.Design and Realization of 600Mb/s High Data-rate Receiver[J].Journal of Telemetry,Tracking and Command,2007(Suppl.):31-34.(in Chinese)