基于晶界離散分布的多晶硅薄膜晶體管直流模型*

嚴炳輝 李斌? 姚若河 吳為敬

(1．華南理工大學電子與信息學院，廣東廣州510640;2．華南理工大學材料科學與工程學院，廣東廣州510640)

多晶硅薄膜晶體管(TFT)在大規(guī)模有源矩陣顯示器、大容量存儲器等領域得到了廣泛的應用［1－2］．業(yè)界需要既能準確反映多晶硅TFT物理特性，又便于電路仿真的TFT電流解析模型．因此，多晶硅TFT模型研究已引起廣泛的關注［3－6］．

多晶硅TFT溝道中存在著晶粒與晶界勢壘，增加了TFT伏安特性的復雜性及模型建模的困難．目前有兩類多晶硅TFT 的解析模型［3－8］:(1)基于閾值電壓的分區(qū)模型［3－5］，該類模型可反映在柵電壓的控制下晶界勢壘對TFT的伏安特性的影響，但必須引用光滑函數連接各個分區(qū)，增加了模型參數和模型的復雜程度;(2)基于表面勢的模型［6－8］，該類模型可通過單一的電流方程表示各個工作區(qū)，簡化了模型參數，但必須假定晶界陷阱均勻分布于整個溝道中，并忽略晶界勢壘對載流子輸運的影響，偏離了多晶硅TFT的物理特性，給器件仿真帶來誤差［9］．此外，漏壓會改變晶界勢壘分布，從而影響溝道有效遷移率，而上述兩類模型均忽略這一特點．

有鑒于此，文中根據基于表面勢模型的建模思想，將多晶硅TFT溝道按晶粒個數分成若干個小TFT，以解決晶界勢壘不利于溝道表面勢求解的問題，并結合各小TFT電流相等的原理，建立多晶硅TFT的直流電流模型．該模型考慮了晶界勢壘離散分布對TFT伏安特性的影響，可用單一解析方程來描述多晶硅TFT的亞閾值區(qū)、線性區(qū)和飽和區(qū)的漏電流．最后通過仿真驗證模型的有效性．

1 模型建模

考慮晶界勢壘的溝道表面勢求解模型如圖1所示．該模型假設其各晶粒大小相等，各晶粒間界與溝道垂直;晶粒串聯排列在TFT溝道中，每個晶粒間界和兩旁的半個晶粒組成的結合體為一個小TFT，也就是將晶界置于小TFT的溝道中間，將晶粒正中間作為其左邊小TFT的漏端和右邊小TFT的源端，如圖1所示．根據上述模型，求出多晶硅TFT源、漏兩端的表面勢，結合溝道電流連續(xù)性原理來確定各小TFT源端和漏端的表面勢函數，進而求出各晶界勢壘高度和各個小TFT的溝道遷移率，最后求得多晶硅TFT的漏電流方程和溝道有效遷移率的表達式．

圖1 多晶硅TFT分成若干小TFT的示意圖Fig．1 Schematic diagram of small TFTs within poly－Si TFT

1．1 小TFT表面勢ψs及自由電荷濃度Ui

對于本征多晶硅TFT，施加柵壓Vgs后，溝道中晶粒內部產生感生電荷，同時表面勢也發(fā)生變化，其一維泊松方程為

式中:ψ為溝道表面勢;x為氧化層與晶粒中間的界面處，沿溝道深度方向的空間位置;Lg為晶粒大小;εSi為硅材料的介電常數;n為自由載流子密度(體密度)為硅的本征載流子濃度，V為溝道電勢，φt為熱電壓，φt=kT/q，k為玻爾茲曼常數，T為溫度，q為電子電量;NT為晶粒中間恰好出現自由載流子時，俘獲電荷的晶界陷阱濃度．隨著柵壓繼續(xù)增大，俘獲電荷的晶界陷阱繼續(xù)增加，但不影響晶粒中間處的表面勢，僅影響晶界勢壘高度．

利用高斯定理可得柵電壓與表面勢的關系表達式:

式中，表面勢ψs為ψ在x=0處的值，Vfb為平帶電壓，Cox為單位面積上的柵電容．

溝道中表面勢發(fā)生變化，同時產生感生電荷．根據電荷守恒定律，溝道感生電荷QC由自由電荷QI與被陷阱俘獲的電荷QT組成，即

由式(2)－(4)得到QI與表面勢的關系:

結合式(3)和(6)可求得漏、源兩端的自由電荷濃度(面密度)，但溝道內各個小TFT的自由電荷濃度(面密度)及表面勢還需結合溝道電流方程求得．

為了方便計算，假設溝道各位置的遷移率相等，并忽略晶界勢壘對溝道表面勢的影響，則TFT溝道的電流方程為

式中，W為TFT溝道寬度，μ為遷移率，y為從源端到漏端的溝道坐標．

對式(7)求積分，可得漏電流:

式中，L為溝道長度，ψss和ψsd分別為多晶硅TFT源端和漏端的表面勢．

由式(5)－(8)得到表面勢與y的關系:

式(9)即是溝道表面勢分布函數，結合式(6)可求得溝道自由電荷分布函數．然而，由于晶粒離散分布于溝道，因此，第m個小TFT漏端的電荷濃度和表面勢應取y=mLg處的值，源端的電荷濃度和表面勢應取y=(m－1)Lg處的值．根據自由電荷與晶界勢壘的關系，可求解出第m個小TFT中的晶界勢壘高度及遷移率．

1．2 晶界勢壘高度與小TFT的遷移率

小TFT中晶界陷阱俘獲載流子，使其兩旁產生耗盡區(qū)，形成晶界勢壘［10］．晶界勢壘會阻礙晶粒中自由載流子的輸運，從而降低小TFT的遷移率．

晶粒內感生電荷的濃度比較低時，所有感生電荷會被晶界陷阱俘獲，晶粒完全耗盡;當感生電荷的濃度增加到一定值時，繼續(xù)增加感生電荷會減小耗盡區(qū)，晶粒部分耗盡，此時，晶界勢壘達到最大值．此后晶界勢壘會隨感生電荷增加而降低，因此晶粒部分耗盡時，晶界勢壘與自由電荷濃度的關系為［10］

式中，b=8CoxVB0εSit－1ch(qNst)－2，VB0為晶界勢壘的最大值，Nst為俘獲電荷的晶界陷阱濃度，tch為自由載流子厚度．對于本征多晶硅TFT，當柵極電壓較低，即溝道晶粒的費米能級在本征費米能級附近時，晶界勢壘可達到最大值．因為晶粒間界存在大量的帶尾態(tài)，隨著費米能級向帶隙邊緣移動，將有更多的晶界陷阱俘獲電荷，所以 Nst遠大于 NT．此外，根據Dimitriadis的實驗結果［11］，在實際的多晶硅TFT中，晶粒完全耗盡時，晶界勢壘高度與最大值相近，其差別對電流的影響可以忽略，因此可用式(10)表示晶粒完全耗盡時的晶界勢壘高度．

漏端電壓的作用使得自由載流子在溝道各個小TFT中的分布不均勻，導致各晶界勢壘高度分布不均勻，如圖2所示．

圖2 漏壓作用下多晶硅TFT中晶界勢壘分布圖Fig．2 Distribution of grain－boundary barriers in poly－Si TFT under the drain bias

實際上，因為小TFT的溝道長度遠小于多晶硅TFT，所以小TFT的源、漏兩端載流子濃度相差極小，即 Ui(mLg)≈Ui((m －1)Lg)．結合式(6)和(10)，第m個小TFT的晶界勢壘可表示為

由式(11)可知，從源端到漏端方向上晶界勢壘逐漸增高，因此溝道中晶界勢壘的平均高度也隨之增高，文中定義為漏致晶界勢壘不均勻分布效應．此效應是由于漏電壓作用下溝道載流子濃度沿漏端方向逐漸降低，使得相應位置的晶界勢壘升高而產生．與此相反，在多晶硅TFT溝道橫向電場作用下，晶界兩旁的耗盡區(qū)中，迎著電場方向一邊的耗盡區(qū)寬度會減小，由此降低晶界勢壘高度，即漏致勢壘降低(DIGBL)效應［11］．因此考慮 DIGBL效應后晶界勢壘的表達式修正為

式中，VDIGBL為漏致晶

界勢壘降低量［12］，VDIGBL(mLg)=為修正參數，N為自由載流子濃度i(體密度)，Ni(mLg)=CoxUi(mLg)(qtch)－1，E(mLg)為溝道橫向電場．

由E=dψ/dy和式(9)，即可求得第m個晶粒處的橫向電場:

在多晶硅TFT中，晶粒遷移率主要由晶粒間界決定，根據Yang［4］的研究結果可知，溝道中第m個小TFT的遷移率可表示為

式中，μgb為小TFT的遷移率系數．

1．3 多晶硅TFT漏電流

考慮晶界勢壘對遷移率的影響后，修正電流方程(7)，得到第m個小TFT的電流方程為

由于流過各個小TFT的電流相等，即

由式(5)、(6)、(14)和(16)可得多晶硅TFT的電流方程為

式中:μeff為多晶硅TFT的有效遷移率，

N為多晶硅TFT溝道中小TFT的總數．式(17)和(18)是基于晶粒離散分布的多晶硅TFT直流電流模型．若晶界勢壘高度為0，則式(17)可簡化為基于表面勢的SOI MOSFET電流模型．所以文中模型與通用的MOSFET模型有一致性，便于電路仿真．

2 模型驗證和結果分析

為驗證文中模型的有效性，將模型的仿真結果與文獻［4］的實驗數據進行比較．仿真所用的參數值見表1．不同寬長比的多晶硅TFT的輸出特性如圖3所示．從圖3可見，模型仿真結果在較大的柵壓范圍內與實驗數據吻合得較好．由于文中模型沒有考慮kink效應［13］，因此在高漏電壓時實驗數據比仿真結果稍大．在相等的漏電壓和柵電壓條件下，TFT2的漏電流仿真結果與實驗數據之間的偏差比TFT1大．這是由于短溝的TFT2比TFT1具有更強的溝道電場，致使前者的kink效應更明顯，其漏電流更大，因此造成上述差別．

表1 仿真中所用的參數Table 1 Parameters used in simulation

圖3 兩種不同晶體尺寸的多晶硅TFT輸出特性的仿真結果與實驗數據比較Fig．3 Comparison between simulated results and experimental data of output characteristics for poly－Si TFT with two different transistor sizes

圖4 兩種不同晶體尺寸的多晶硅TFT的有效遷移率與漏電壓的關系Fig．4 Relationship between the effective mobility and the drain voltage for poly－Si TFT with two different transistor sizes

為進一步驗證多晶硅TFT的有效遷移率與漏電壓的關系．從文獻［4］的輸出特性數據中提取有效遷移率數據，并將其與文中模型(式(18))的仿真結果進行比較，結果如圖4所示，二者具有較好的一致性．由圖4可知，當TFT工作在線性區(qū)時，溝道有效遷移率受漏電壓的影響表現為:漏致晶界勢壘的不均勻分布效應明顯超過漏致勢壘的降低效應，因此有效遷移率隨漏電壓增加而降低;在較高柵壓下，晶界勢壘降低，有效遷移率受漏電壓影響的程度減弱;相比TFT1，溝道較短的TFT2的有效遷移率受漏電壓的影響更小，這是由于溝道較短，導致漏致晶界勢壘的不均勻分布效應減弱，同時漏致晶界勢壘的降低效應增強，兩者共同作用使短溝道TFT的有效遷移率對漏電壓的敏感度降低．由此可知，晶界勢壘的存在使多晶硅TFT的有效遷移率受制于漏電壓，進而影響TFT的伏安特性．當然，在實際的多晶硅TFT溝道中，晶粒大小不一、晶向各異、晶界的位置隨機分布．文中為了方便描述多晶硅TFT的電學特性，借鑒現有模型［3－8］的建模方法，假設各晶粒大小相等、各晶界陷阱分布情況相同，因此造成實驗數據和模型仿真結果之間的偏差(如圖4所示)．然而，文中還討論了多晶硅TFT的有效遷移率與漏電壓的關系，所提模型能較準確地解釋有效遷移率隨漏電壓變化的趨勢，模型仿真結果和實驗數據之間的誤差較小，平均誤差在8%以內，在多晶硅TFT模型所容許的范圍．

3 結語

文中考慮了多晶硅TFT中晶粒間界的離散分布，采用基于表面勢模型的建模方法，建立了多晶硅

TFT的直流電流模型．該模型考慮了漏致晶界勢壘的不均勻分布效應和降低效應，用單一的漏電流方程來描述多晶硅TFT的電流特性，能合理解釋多晶硅TFT的有效遷移率隨漏電壓增大而降低的現象．

模型仿真結果與實驗數據吻合得較好，從而驗證了模型的有效性．

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