CMOS工藝多功能數(shù)字芯片的輸出緩沖電路設(shè)計(jì)

周子昂，姚 遙，徐 坤，張利紅

（周口師范學(xué)院 物理與電子工程系，河南 周口 466001）

近年來，CMOS集成電路產(chǎn)業(yè)高速發(fā)展，在各種消費(fèi)類電子、家電和汽車產(chǎn)品中越來越多應(yīng)用到CMOS芯片，但是在電子產(chǎn)品系統(tǒng)的設(shè)計(jì)過程中，隨著CMOS工藝尺寸越來越小，單位面積上集成的晶體管越來越多，極大地降低了芯片的成本，提高了芯片的運(yùn)算速度。但是，隨著工藝的進(jìn)步和尺寸的減小、芯片集成度的提高、多芯片模塊的出現(xiàn)和數(shù)據(jù)寬度的增加，芯片外部接口上、模塊內(nèi)芯片間的接口和芯片內(nèi)的總線與時(shí)鐘樹的大電容驅(qū)動(dòng)問題問題變得日益嚴(yán)峻，同時(shí)，它還隨著日益顯著的互聯(lián)線RLC效應(yīng)而變得越來越復(fù)雜。這個(gè)問題引起了緩沖器插入技術(shù)和比例緩沖器的大量研究。

對(duì)于一個(gè)CMOS集成電路芯片來說，對(duì)于接到片外的最終輸出級(jí)電路，需要驅(qū)動(dòng)包括壓點(diǎn)、封裝管殼以及印刷電路板的寄生電容，這些電容的總和可能達(dá)到幾十pF甚至上百pF。當(dāng)一個(gè)電路的輸出要驅(qū)動(dòng)一個(gè)很大的負(fù)載電容時(shí)，為了保證電路的工作速度，必須使輸出級(jí)能提供足夠大的驅(qū)動(dòng)電流。在一定工藝條件下，要增大驅(qū)動(dòng)電流必須增大MOS管的寬長比，然而輸出級(jí)MOS管的尺寸增大，又將使前一級(jí)電路的負(fù)載電容增大，使前一級(jí)的延遲時(shí)間加長。因此，在驅(qū)動(dòng)很大的負(fù)載電容時(shí)（不僅針對(duì)連接片外的輸出級(jí)，也包括扇出很大的電路，如時(shí)鐘發(fā)生器電路等），需要一個(gè)設(shè)計(jì)合理的輸出緩沖器，緩沖器要能提供所需要的驅(qū)動(dòng)電流，同時(shí)又要使緩沖器的總延遲時(shí)間最小。在CMOS集成電路中，一般是用多級(jí)反相器構(gòu)成的反相器鏈做輸出緩沖器。這就是緩沖器插入技術(shù)和比例緩沖器的設(shè)計(jì)問題。

筆者首先介紹等比緩沖器的設(shè)計(jì)原理，最后基于CSMC 2P2M 0.6 μm CMOS工藝，針對(duì)各種緩沖器鏈的速度和面積優(yōu)化情況，提出了一種優(yōu)化的輸出緩沖電路的設(shè)計(jì)，并應(yīng)用在一款多功能數(shù)字芯片上參與MPW計(jì)劃流片。仿真和流片測(cè)試表明，本設(shè)計(jì)的輸出緩沖電路具有占用面積小、功耗低傳輸延遲小等優(yōu)點(diǎn)。

1 等比緩沖器鏈的設(shè)計(jì)

1.1 設(shè)計(jì)原理和優(yōu)化比例因子

比例緩沖器的兩種基本類型是等比和變比緩沖器[1]。Lin在文獻(xiàn)中第一次提出了等比緩沖器[2]，其各級(jí)反相器與第一級(jí)的大小成式（1）中的比例關(guān)系。Jaeger在進(jìn)一步的研究中得出了經(jīng)典的等比因子[3]，其他一些研究者進(jìn)一步在最優(yōu)等比因子中考慮了分開的柵漏電容負(fù)載和短路等效電容[4-6]。Vemurut討論了變比緩沖器，其各級(jí)的比例關(guān)系如式（2）所示。

所謂等比緩沖器鏈，就是使反相器鏈逐級(jí)增大相同的比例，這樣每級(jí)反相器有近似相同的延遲時(shí)間，對(duì)減小緩沖器的總延遲時(shí)間有利。模擬表明，當(dāng)反相器輸入波形的上升、下降時(shí)間與輸出波形的上升下降時(shí)間基本相等時(shí)，反相器的充放電電流為一個(gè)三角形波形，電流的峰值就是MOS管的最大飽和電流。如果輸入波形的上升、下降時(shí)間比輸出波形的大，則電流峰值下降，也就是說這種情況下沒有發(fā)揮出MOS管的最大驅(qū)動(dòng)能力。如果輸入波形的上升、下降時(shí)間比輸出波形的小，則充放電電流波形從三角形變?yōu)樘菪?，這說明充放電時(shí)間加長[7]。

考慮一個(gè)逐級(jí)增大的S倍的反相器鏈，如圖1所示。

圖1 輸出緩沖器鏈Fig.1 Output buffer chain

以第一級(jí)反相器尺寸為單位1，則第二級(jí)反相器中NMOS和PMOS的寬度都比第一級(jí)增大S倍，第三級(jí)比第一級(jí)增大S2倍，如此類推，第N級(jí)反相器比第一級(jí)增大SN-1倍。如果忽略連線寄生電容和各個(gè)節(jié)點(diǎn)的PN結(jié)電容，則圖1的反相器鏈中有：

這里把CL看作依次增大尺寸的第N+1級(jí)反相器的輸入電容，因此有：

如果一個(gè)反相器驅(qū)動(dòng)一個(gè)和它相同的反相器的延遲時(shí)間為tp0，則上述反相器鏈中每級(jí)的延遲時(shí)間均為Stp0，則總的延遲時(shí)間tp為：

由式（3）可知：

把式（5）代入式（4）得：

如果知道了tp0和Cin以及最終要驅(qū)動(dòng)的負(fù)載電容CL，則可以找到一個(gè)合適的N值，使輸出緩沖器總的延遲時(shí)間tp最小?？梢缘玫剑?/p>

把式（7）代入式（5），可得到優(yōu)化的比例因子：

這就是說，如果要使尺寸較小的電路（Cin很?。?qū)動(dòng)一個(gè)很大的負(fù)載電容CL，必須通過一個(gè)緩沖器，理想情況下，緩沖器由N級(jí)逐級(jí)增大e倍的反相器鏈組成，這樣可以使總延遲時(shí)間最小。

1.2 缺 點(diǎn)

上述設(shè)計(jì)規(guī)則僅僅是從速度優(yōu)化方面考慮。在驅(qū)動(dòng)很大的負(fù)載電容時(shí)，為了減小延遲時(shí)間，緩沖器中反相器的級(jí)數(shù)就越多，這將使總面積很大，而且也將增大緩沖器的功耗。在實(shí)際設(shè)計(jì)中應(yīng)在滿足設(shè)計(jì)速度的前提下，盡量減少反相器鏈的級(jí)數(shù)，適當(dāng)增大比例因子S，這樣可以使總面積和總功耗減少。

很多情況下往往對(duì)最終輸出級(jí)的上升、下降時(shí)間有一定的要求。在這種情況下應(yīng)根據(jù)給定的上升、下降時(shí)間要求和實(shí)際負(fù)載電容，設(shè)計(jì)出最終輸出級(jí)反相器的尺寸，再綜合考慮速度，面積和功耗等因素設(shè)計(jì)緩沖器的前幾級(jí)電路[8]。

2 不同的輸出緩沖器設(shè)計(jì)方案的比較

在一款多功能數(shù)字芯片的設(shè)計(jì)時(shí)考慮到芯片的驅(qū)動(dòng)能力和所采用的0.6 μm的CMOS工藝，最終級(jí)反向器的尺寸為：PMOS 管為 W=540 μm，L=0.6 μm，NMOS 管為 W=216 μm，L=0.6 μm。第一級(jí)為芯片內(nèi)部電路尺寸，PMOS管為W=20 μm，L=0.6 μm，NMOS 管為 W=8 μm，L=0.6 μm。 由以上分析可以知道，當(dāng)輸出反向器鏈采用不同的級(jí)數(shù)時(shí)，芯片的上升時(shí)間、下降時(shí)間和延遲時(shí)間是不同的，而且采用不同的級(jí)數(shù)時(shí)芯片所占用的面積也是不同的，下邊我們通過三種不同的反相器鏈設(shè)計(jì)方式來對(duì)比，從中選出最合適的輸出緩沖器鏈的設(shè)計(jì)方式。則輸出緩沖器器鏈的設(shè)計(jì)為：

1）把輸出緩沖器設(shè)計(jì)為第一種三級(jí)反相器鏈，如圖2所示。

圖2 三級(jí)輸出緩沖器鏈Fig.2 Level three of output buffer chain

圖2中各個(gè)PMOS管和NMOS管的尺寸分別為（取S=3）：

通過HSPICE仿真軟件，在0.6 μm CSMC 2P2M CMOS工藝庫下的仿真結(jié)果（負(fù)載為100 pF電容，1 kΩ電阻）如圖3（a）（b）（c）（d）所示。 主要考慮仿真結(jié)果中的輸出反向器鏈的上升時(shí)間tr、下降時(shí)間tf、上升延遲和下降延遲td。

圖3 三級(jí)反相器鏈仿真波形Fig.3 Level three of inverter chain simulation waveform

由圖 3 （a）（b）（c）（d）可知，在輸出緩沖器設(shè)計(jì)為三級(jí)反相器鏈的情況下，緩沖器的上升時(shí)間tr=17.6 ns，tf=16 ns，td=15.84 ns。

2）把輸出緩沖器設(shè)計(jì)為五級(jí)反相器鏈，如圖4所示。

圖4 五級(jí)輸出緩沖器鏈Fig.4 Level five of output buffer chain

圖4中各個(gè)PMOS管和NMOS管的尺寸分別為（取S=2.72）。

則同樣通過HSPICE仿真軟件，在0.6 μm CSMC 2P2M CMOS工藝庫下的仿真結(jié)果為（負(fù)載為100 pF電容，1 kΩ電阻）。 如圖 5（a）（b）（c）（d）所示，主要考慮仿真結(jié)果中的輸出反向器鏈的上升時(shí)間tr、下降時(shí)間tf、上升延遲和下降延遲td。

圖5 五級(jí)反相器鏈仿真波形Fig.5 Level five of inverter chain Simulation waveform

由圖 5（a）（b）（c）（d）可知，在輸出緩沖器設(shè)計(jì)為三級(jí)反相器鏈的情況下，緩沖器的上升時(shí)間tr=17.3ns，tf=15.8 ns，td=16.09 ns。

3 本設(shè)計(jì)輸出緩沖器的設(shè)計(jì)

由以上兩種設(shè)計(jì)方案的對(duì)比中可以看出，在負(fù)載為相同的情況下，兩種設(shè)計(jì)方案在芯片的上升時(shí)間、下降時(shí)間和延遲時(shí)間上相差不大，考慮到芯片版圖的面積和工藝問題，在多功能數(shù)字芯片的輸出電路設(shè)計(jì)中采用了第一種三級(jí)反相器鏈的設(shè)計(jì)方案。 由以上的管子尺寸可知，輸出反相器鏈的管子尺寸較大，所以一般采用梳狀結(jié)構(gòu)MOS晶體管的版圖設(shè)計(jì)，也就是把一個(gè)晶體管分為多個(gè)叉指[9-10]。

圖6 多功能數(shù)字芯片版圖和封裝圖Fig.6 Multi function digital IC design and package diagrams

圖6所示為一款多功能數(shù)字芯片的版圖照片和封裝示意圖，表1為管腳對(duì)應(yīng)圖。在多功能數(shù)字芯片的設(shè)計(jì)中，我們?cè)谳敵龆?和7端采用了本設(shè)計(jì)思想的等比輸出緩沖器鏈電路，另外，由于在輸出端設(shè)計(jì)了最終尺寸很大的CMOS管構(gòu)成的輸出緩沖器鏈電路來提高芯片的驅(qū)動(dòng)能力，這些MOS管的漏區(qū)和襯底形成的pn結(jié)就相當(dāng)于一個(gè)大面積的二極管，同樣可以起到很好的ESD保護(hù)作用。因此，在輸出端可不用增加ESD保護(hù)器件，從而減小芯片的版圖面積。

表1 管腳對(duì)應(yīng)表Tab.1 Pin map

4 結(jié) 論

文中系統(tǒng)介紹等比輸出緩沖器電路的設(shè)計(jì)；深入分析了采用不同優(yōu)化因子的輸出緩沖器電路電路的設(shè)計(jì)優(yōu)缺點(diǎn)。在此基礎(chǔ)上，基于CSMC 2P2M 0.6 μm標(biāo)準(zhǔn)的COMS工藝，進(jìn)行輸出緩沖器鏈電路的版圖設(shè)計(jì)和驗(yàn)證，并在一款多功能數(shù)字芯片上應(yīng)用，該芯片參與了MPW計(jì)劃進(jìn)行流片。測(cè)試結(jié)果顯示該輸出緩沖器鏈電路的設(shè)計(jì)思想能直接應(yīng)用到各種集成電路芯片中。

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