基于Cadence的源同步時(shí)序仿真

樸衛(wèi)杰，程 號(hào)

(西安電子科技大學(xué)電子工程學(xué)院，陜西 西安 710071)

隨著電子技術(shù)和IC技術(shù)的不斷進(jìn)步，數(shù)字系統(tǒng)的時(shí)鐘頻率越來(lái)越高，信號(hào)skew也越來(lái)越陡，PCB系統(tǒng)已不再是以往設(shè)計(jì)中僅僅只是支撐電子元器件的平臺(tái)，而變成一個(gè)高性能的系統(tǒng)結(jié)構(gòu)，PCB發(fā)展到集合了電子、熱、機(jī)械等多學(xué)科的專業(yè)學(xué)科技術(shù)。

IBIS模型的高速PCB板級(jí)信號(hào)完整性分析，可以在設(shè)計(jì)階段最大化解決潛在的SI問(wèn)題，在高速系統(tǒng)設(shè)計(jì)中具有較高的指導(dǎo)意義。基于IBIS信號(hào)完整性的仿真由于加入了性能預(yù)測(cè)分析和設(shè)計(jì)實(shí)施約束等可控點(diǎn)，因此，當(dāng)系統(tǒng)性能不能滿足要求時(shí)，問(wèn)題定位和分析都有章可循，與傳統(tǒng)的PCB的設(shè)計(jì)相比，縮短了設(shè)計(jì)周期，又降低了設(shè)計(jì)成本。

1 基于Cadence的信號(hào)完整性仿真

1.1 IBIS模型介紹

IBIS是采用I/V和V/T表的形式來(lái)描述IC器件的輸入、輸出和I/O Buffer行為特性的文件，并且用來(lái)模擬Buffer和板上電路系統(tǒng)的相互作用。IBIS模型的分析精度主要取決于I/V和V/T表的數(shù)據(jù)點(diǎn)數(shù)和數(shù)據(jù)的精確度。IBIS的精確度對(duì)于系統(tǒng)級(jí)的分析而言已經(jīng)足夠，同時(shí)相對(duì)于SPICE模型仿真所需要的時(shí)間相比則大大縮短。IBIS模型可用于系統(tǒng)板級(jí)或多級(jí)信號(hào)完整性仿真，包括串?dāng)_、反射、震蕩、上沖、下沖、不匹配阻抗、傳輸線分析、拓?fù)浣Y(jié)構(gòu)分析，IBIS尤其能偶對(duì)高速震蕩和串?dāng)_進(jìn)行準(zhǔn)確精細(xì)的仿真，它可以檢測(cè)最壞情況的上升時(shí)間條件下的信號(hào)行為及一些用武力測(cè)試無(wú)法解決的情況。關(guān)鍵在于半導(dǎo)體廠商在不透露之間的知識(shí)產(chǎn)權(quán)的同時(shí)為客戶免費(fèi)提供這種模型，這樣對(duì)開(kāi)發(fā)人員而言可以節(jié)約一些開(kāi)發(fā)成本。總之IBIS模型以其方便、快捷以及一定的精確度，得到越來(lái)越多的應(yīng)用。

1.2 Cadence信號(hào)完整性的仿真

“第一時(shí)間推出產(chǎn)品”已經(jīng)成為各個(gè)公司在競(jìng)爭(zhēng)激烈的市場(chǎng)中生存的關(guān)鍵，所以在產(chǎn)品設(shè)計(jì)初期識(shí)別、預(yù)防和改正設(shè)計(jì)錯(cuò)誤，可以防止電路板出錯(cuò)，這種操作模式至關(guān)重要。通過(guò)前仿真來(lái)決定系統(tǒng)的設(shè)計(jì)方案，可以有效地解決困擾高速設(shè)計(jì)中SI問(wèn)題，將后續(xù)PCB設(shè)計(jì)風(fēng)險(xiǎn)降到最低，這就是PCB SI和SigXplor工具需要完成的任務(wù)。Cadence公司的PCB SI和SigXplor設(shè)計(jì)工具，以仿真實(shí)際物理設(shè)計(jì)中的各種參數(shù)，對(duì)系統(tǒng)中的信號(hào)完整性和時(shí)序(Timing)、串?dāng)_(Crosstalk)和EMI問(wèn)題進(jìn)行量的分析。通過(guò)仿真可以驗(yàn)證設(shè)計(jì)方案的可實(shí)現(xiàn)性，根據(jù)設(shè)計(jì)對(duì)SI于時(shí)序要求選擇關(guān)鍵元器件、優(yōu)化系統(tǒng)時(shí)鐘網(wǎng)絡(luò)及系統(tǒng)各部分的延遲、選擇合理的拓?fù)浣Y(jié)構(gòu)，調(diào)整PCB的元器件布局。

Cadence公司的PCB SI和SigXplor設(shè)計(jì)工具為高速PCB的仿真提供了有效的手段，在系統(tǒng)設(shè)計(jì)時(shí)通過(guò)仿真可以解決很多棘手的問(wèn)題，增加了對(duì)系統(tǒng)設(shè)計(jì)方案的可預(yù)見(jiàn)性，配合后端的PCB設(shè)計(jì)與后仿真，能解決大部分高速信號(hào)完整性問(wèn)題。

基于Cadence Allegro設(shè)計(jì)工具的PCB設(shè)計(jì)流程 如圖1所示。

圖1 Cadence高速設(shè)計(jì)流程

2 源同步介紹

在過(guò)去的十幾年中，高速數(shù)據(jù)總線一直在不斷發(fā)展，它們不僅變得更快，而且還在改變系統(tǒng)對(duì)數(shù)據(jù)的定時(shí)方式。為增加數(shù)據(jù)的吞吐量，源同步傳輸方式應(yīng)運(yùn)而生。

源同步技術(shù)是指數(shù)據(jù)和時(shí)鐘/鎖存并行傳送。源同步接口信號(hào)工作在相對(duì)的時(shí)鐘系統(tǒng)下，這樣對(duì)全局系統(tǒng)時(shí)鐘的skew要求就可降低，傳輸速率主要由數(shù)據(jù)和時(shí)鐘/鎖存信號(hào)間的skew決定，這樣系統(tǒng)就能達(dá)到更高的傳輸速率。

在源同步時(shí)鐘系統(tǒng)中，由于數(shù)據(jù)和源同步時(shí)鐘是同步傳輸?shù)?，所以只有保證兩個(gè)信號(hào)的飛行時(shí)間完全一致，才能達(dá)到源同步的設(shè)計(jì)要求。這就要求整個(gè)系統(tǒng)在時(shí)序上的穩(wěn)定性，完全體現(xiàn)在數(shù)據(jù)和同步時(shí)鐘信號(hào)的匹配程度上，包括傳輸延時(shí)的匹配，器件性能的匹配等。只有數(shù)據(jù)信號(hào)和同步時(shí)鐘信號(hào)完全匹配，才能保證系統(tǒng)時(shí)序完全正確。

3 源同步的時(shí)序分析

源同步時(shí)鐘信號(hào)必須要有一定的建立時(shí)間和保持時(shí)間，主要體現(xiàn)在數(shù)據(jù)信號(hào)和同步時(shí)鐘信號(hào)之間的時(shí)序要求上。最理想的情況是同步時(shí)鐘信號(hào)能在數(shù)據(jù)信號(hào)的中央部分讀取，如圖2所示，這樣才能保證最充分的建立和保持時(shí)間。

圖2 理想的源同步數(shù)據(jù)傳輸時(shí)序圖

源同步時(shí)鐘系統(tǒng)設(shè)計(jì)中最重要的一點(diǎn)就是保證data和同步時(shí)鐘信號(hào)之間的skew最小，下面通過(guò)時(shí)序圖3可以得出源同步的時(shí)序關(guān)系

式中，Tco和Tft分別表示數(shù)據(jù)和同步時(shí)鐘信號(hào)在器件內(nèi)部延遲和信號(hào)傳輸飛行時(shí)間;Tdelay是指數(shù)據(jù)信號(hào)和同步信號(hào)之間的延遲。

建立時(shí)間的冗余量的計(jì)算公式為

驅(qū)動(dòng)端的建立時(shí)間為

接收端保持時(shí)間的冗余量計(jì)算公式為

發(fā)送端的保持時(shí)間計(jì)算公式為

值得注意的是，Tva，Tba作為器件的重要指標(biāo)，可以在器件的 datasheet中查找。由時(shí)序圖2可知建立時(shí)間

保持時(shí)間

圖3 源同步時(shí)序圖

4 源同步仿真

在源同步技術(shù)中，影響速度的最主要因素是數(shù)據(jù)和時(shí)鐘/鎖存信號(hào)之間的skew，而走線的長(zhǎng)度Tco，器件本身的快慢不是影響速度的決定因素。在仿真的過(guò)程中要求仿真環(huán)境必須靈活適應(yīng)不同的設(shè)計(jì)方法，Cadence軟件中的SigXp工具提供自定義測(cè)量Custom Measurement這一功能，從而可以更好地適應(yīng)源同步總線設(shè)計(jì)的使用方法。

時(shí)鐘和數(shù)據(jù)信號(hào)是由同一芯片產(chǎn)生，因而兩者所處的環(huán)境如電壓、溫度相同，可以認(rèn)為兩者的flight time值的最大、最小值同時(shí)發(fā)生。由此可知:時(shí)鐘、數(shù)據(jù)信號(hào)線的飛行時(shí)間必須嚴(yán)格相等即

在Cadence中對(duì)源同步仿真過(guò)程如下:

(1)對(duì)data信號(hào)進(jìn)行拓?fù)涑槿?，抽取成功后將其保存?/p>

(2)對(duì)同步時(shí)鐘信號(hào)進(jìn)行拓?fù)涑槿?，抽取成功后將data的拓?fù)浞旁谕粋€(gè)界面中。Cadence仿真時(shí)是不允許將兩個(gè)拓?fù)渚W(wǎng)絡(luò)放在一起仿真，這里要測(cè)試一下軟件，讓其認(rèn)為這兩個(gè)拓?fù)涫峭粋€(gè)網(wǎng)路的拓?fù)?，?zhí)行方式是在菜單中選擇“File→Append”命令，之后要用一個(gè)很大的電阻(一般是MΩ)或者很小的電容，放在拓?fù)渚W(wǎng)路的同一位置，造成電氣上的連接關(guān)系。

圖4 源同步的拓?fù)浣Y(jié)構(gòu)

(3)進(jìn)行仿真，測(cè)量并比較仿真結(jié)果。圖4是拓?fù)浣Y(jié)構(gòu)調(diào)整后的仿真結(jié)果，噪聲容限和過(guò)沖都能滿足，同時(shí)仿真后可知數(shù)據(jù)線和時(shí)鐘線間的延時(shí)約在0.3 ns，滿足源同步系統(tǒng)設(shè)計(jì)要求，即數(shù)據(jù)和同步時(shí)鐘延遲差在0.5 ns之間。

如果仿真的波形差，有大的過(guò)沖和反射，或者延時(shí)不滿足，就要在SigXplor軟件中調(diào)整拓?fù)浣Y(jié)構(gòu)，調(diào)整方法有加源端匹配電阻、匹配走線長(zhǎng)度、修改拓?fù)浣Y(jié)構(gòu)，然后重新進(jìn)行仿真。

圖5 源同步時(shí)序仿真波形

5 結(jié)束語(yǔ)

與普通時(shí)鐘系統(tǒng)相比，源同步總線在PCB布線的設(shè)計(jì)比較方便，只要嚴(yán)格保證線長(zhǎng)的匹配即可，而不必過(guò)多考慮信號(hào)線本身的長(zhǎng)度。但是，源同步技術(shù)一般都會(huì)有很高的頻率，這樣信號(hào)的skew更加陡峭，會(huì)帶來(lái)更加復(fù)雜的信號(hào)完整性方面的問(wèn)題，所以要綜合考慮設(shè)計(jì)方案，比如對(duì)于地址/控制信號(hào)采用普通的時(shí)鐘總線，而高速的數(shù)據(jù)傳輸則是采用源同步總線。這些對(duì)于高速PCB設(shè)計(jì)者而言又提出了一個(gè)更加嚴(yán)峻的挑戰(zhàn)。

［1］邵鵬.高速電路設(shè)計(jì)與仿真分析:Cadence實(shí)例設(shè)計(jì)詳解［M］.北京:電子工業(yè)出版社，2010.

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