基于FPGA的高速數(shù)據(jù)采集系統(tǒng)的電路設(shè)計(jì)＊

王建秋

(濰坊職業(yè)學(xué)院,山東 濰坊 261031)

高速數(shù)據(jù)采集系統(tǒng)是現(xiàn)在電子信息同步實(shí)時(shí)處理系統(tǒng)方面的重要環(huán)節(jié)之一,在某些情況下,必須采用高速數(shù)據(jù)采集技術(shù)才能滿足信息處理的同步性與準(zhǔn)確性。從現(xiàn)有的技術(shù)和產(chǎn)品來分析,低速、低分辨率的數(shù)據(jù)采集技術(shù)已相當(dāng)成熟,實(shí)現(xiàn)起來比較容易,單片ADC即可滿足要求,而目前我國的高速數(shù)據(jù)采集技術(shù)水平相對于世界先進(jìn)的水平來講比較落后,是我國信息通訊技術(shù)的一個(gè)頸瓶。本文主要側(cè)重基于FPGA技術(shù)的高速數(shù)據(jù)采集系統(tǒng)硬件方面的電路設(shè)計(jì)進(jìn)行研究。

1 數(shù)據(jù)采集系統(tǒng)的實(shí)現(xiàn)原理

本文設(shè)計(jì)的高速、高精度數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)功能流程如圖1所示,它主要包括三大部分:第一部分是前端的數(shù)據(jù)采集與轉(zhuǎn)換,即自然信號的采集與轉(zhuǎn)換的過程。第二部分是FPGA芯片內(nèi)的功能時(shí)序的控制模塊,是通過硬件描述語言來進(jìn)行的硬件的設(shè)計(jì)。第三部分是數(shù)據(jù)的存儲部分與后續(xù)數(shù)據(jù)處理部分。

圖1 系統(tǒng)總體數(shù)據(jù)控制流程圖

整個(gè)系統(tǒng)在加電情況之下,通過FPGA芯片內(nèi)的A/D控制模塊的cs和α0管腳的電位來同時(shí)驅(qū)動(dòng)10個(gè)并聯(lián)的A/D采集芯片群進(jìn)行數(shù)據(jù)的采集與轉(zhuǎn)換。A/D芯片集在經(jīng)歷一定的時(shí)間進(jìn)行數(shù)據(jù)采集與轉(zhuǎn)換,轉(zhuǎn)換完后通過其busy上的高電位來通知FPGA內(nèi)的A/D控制模塊,FPGA芯片內(nèi)的A/D控制模塊的rc端就會產(chǎn)生一個(gè)上升沿的脈沖,使A/D控制模塊處在高阻態(tài),并且產(chǎn)生一個(gè)脈沖啟動(dòng)A/D多路選擇芯片進(jìn)行A/D芯片群的讀管腳的選取,然后在一定的時(shí)間內(nèi)通過采用循環(huán)的方式把十個(gè)A/D芯片群上轉(zhuǎn)換后的數(shù)據(jù)依次存儲在兩個(gè)緩沖存儲器中,存儲完畢后,產(chǎn)生一個(gè)脈沖使A/D再進(jìn)行數(shù)據(jù)采集與轉(zhuǎn)換,如此循環(huán)完成數(shù)據(jù)的采集與轉(zhuǎn)換,即這是本數(shù)據(jù)采集系統(tǒng)的前一部分功能的工作數(shù)據(jù)流程的介紹。后一部分的功能數(shù)據(jù)流程相對來說比較簡單,它主要通過SDRAM兵乓控制模塊內(nèi)的讀、寫計(jì)數(shù)模塊來確定這一時(shí)刻RAM-b與RAM-a緩沖存儲器的哪一個(gè)是讀操作,哪一個(gè)是寫操作,下一時(shí)刻則進(jìn)行相反的操作,即通過對兩個(gè)SDRAM的交叉時(shí)序法的控制,來達(dá)到對兩個(gè)SDRAM“同時(shí)”進(jìn)行數(shù)據(jù)的存儲,進(jìn)而提高了原有單個(gè)的SADRAM數(shù)據(jù)存儲速率,經(jīng)理論上的分析其系統(tǒng)的存儲速率達(dá)到單個(gè)的SADRAM數(shù)據(jù)存儲器存儲速率的二倍。這就是FPGA內(nèi)“空間換速率”的原則。

2 FPGA芯片組成與選擇

FPGA是在 PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是專用集成電路(ASIC)領(lǐng)域中的一種半定制電路,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA主要有三大部分組成的:I/O模塊、邏輯功能模塊與用來連接邏輯模塊之間,邏輯模塊與I/O模塊之間的連線。邏輯功能模塊是有查找表(LU T,Look Up Table)和寄存器(Register)組成的。

FPGA的特點(diǎn)主要有:采用FPGA設(shè)計(jì)ASIC電路,用戶不需要投片生產(chǎn),就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容。

CycloneⅡ系列是FPGA定位與低成本的可編程器件,由A ltera的第一代Cyclone系類發(fā)展而來。CycloneⅡ通過使用新型的架構(gòu)、縮小裸片尺寸,在保證成本優(yōu)勢的前提下提供了更高的集成度與性能。CycloneⅡ器件的密度范圍從4608 LE和119808 bit RAM,到68416LE和1152000bitRAM。CycloneⅡ器件中還含有從13-150個(gè)18×18嵌入式乘法器。設(shè)計(jì)選用AL TERA公司的CycloneⅡ系列 FPGA EP2C8Q208C7來實(shí)現(xiàn),這個(gè)系列內(nèi)的PLL提供了時(shí)鐘合成功能,允許內(nèi)部工作時(shí)鐘與輸入時(shí)鐘頻率不同,從而保證了輸入時(shí)鐘和FPGA時(shí)鐘以及SDRAM時(shí)鐘之間的零延遲;EP2C8Q208C7具有8256個(gè)Les,36個(gè)RAM blocks,165888 RAM bits,18個(gè)內(nèi)嵌的乘法器,2個(gè)PLL,最大可使用182個(gè)I/O口,多種程序配置方式等優(yōu)點(diǎn)。

高速緩存是高速數(shù)據(jù)采集系統(tǒng)的一個(gè)關(guān)鍵環(huán)節(jié)。EP2C8Q 208C7的最高頻率達(dá)到250M Hz,165888bit的內(nèi)部RAM具有獨(dú)立的輸入、輸出接口和讀、寫時(shí)鐘信號,可以實(shí)現(xiàn)同步讀寫操作。內(nèi)部RAM提供三種狀態(tài)指示:Emp ty、Half Full、Full,分別代表當(dāng)前數(shù)據(jù)存儲的深度?？筛鶕?jù)系統(tǒng)的需求對存儲進(jìn)行設(shè)定。

3 前端調(diào)理部分硬件電路

3.1 緩沖放大電路

被測電壓信號進(jìn)入到系統(tǒng)后,首先經(jīng)過電壓跟隨器進(jìn)行阻抗變換,然后經(jīng)過電阻網(wǎng)絡(luò)進(jìn)行信號調(diào)理,將外部輸入的電壓信號轉(zhuǎn)換成與系統(tǒng)相匹配的電壓信號。AD8062是AD公司的低成本運(yùn)算放大模塊,其功能框圖如圖2所示。

AD8062的設(shè)計(jì)原理圖如圖3所示。AD8062工作電壓范圍:2.7V-8V,一般情況下,±OU T取5V。AD8062具有0.01%的增益誤差,0.04的相位誤差,在增益為1的情況下,可達(dá)300M HZ,3dB的帶寬。功耗較低,每個(gè)運(yùn)放的正常工作電流為6.5m A。

同相比例運(yùn)放的傳輸函數(shù):

其中,Rf是反饋電阻,Ri是負(fù)相端的輸入電阻。設(shè)計(jì)時(shí),將 Rf和Ri去掉,形成電壓跟隨形式。

3.2 差分輸入電路

由于采用高速A/D采樣電路,為保證足夠的信號帶寬,要將單端的輸入信號變成差分信號提供給ADC,以減少偶次諧波產(chǎn)生,保證ADC的精度?？紤]到上述因素,在前端部分采用了AD公司的AD8138作為緩沖放大器,雙端差分輸出。AD8138的功能框圖如圖4所示。

AD8138的原理圖如圖5?！繧N是一對輸入信號,±OU T是差分輸出信號。工作電源±5。VOCM是電壓偏置引腳,應(yīng)用這個(gè)引腳使±OU T輸出電壓值比例為1:1。

4 數(shù)據(jù)存貯部分

實(shí)際數(shù)字電路中用到的存儲器有RAM(Random Aeeess M emory),SRAM(Statie RAM),ROM (Read-only M emory),FIFO(First In First out),SDRAM(Synehronous Dynamic RAM)等。他們的存儲特點(diǎn)不同,各自有不同的用途:RAM和SRAM是隨機(jī)存儲,存儲容量小,掉電后數(shù)據(jù)丟失,按照地址線訪問各單元數(shù)據(jù);ROM和EEPROM是固化的掉電數(shù)據(jù)保護(hù)的存儲器,存儲容量小,一般用于DSP或?qū)Ｓ眯酒某绦蚬袒蜕想娂拇嫫髋渲?讀取數(shù)據(jù)一般為IC總線形式;FIFO是先進(jìn)先出堆棧存儲,沒有地址線,有半滿、滿、半空、空等標(biāo)志信號,操作簡單,但是容量很小。異步RAM還可以用作不同數(shù)據(jù)流的緩沖器,讀和寫時(shí)鐘可以不同,可用作“快進(jìn)慢出”或者“慢進(jìn)快出”;SDRAM和DDRSDRAM是大容量的動(dòng)態(tài)隨機(jī)存儲器,可達(dá)到512M bits,IGbits或者更高,讀寫速度高,支持突發(fā)式讀寫,但是控制復(fù)雜,需要定時(shí)刷新,Precharge激活和關(guān)閉操作行。

設(shè)計(jì)中用到的SDRAM是Cyp ress公司的CY7C1362V 25。它是512Kx18同步的數(shù)據(jù)流高速緩存。所有的同步輸入在時(shí)鐘的上升延被保存到輸入寄存器,所得輸出數(shù)據(jù)也在時(shí)鐘的上升延同步地從輸出寄存器向外輸出。最大時(shí)鐘上升訪問延時(shí)為3Ins,既支持奔騰處理器的交叉存儲脈沖序列也支持個(gè)人臺式機(jī)的線性脈沖序列,脈沖可以通過模式管腳進(jìn)行選擇。對于CY7C1362V 25的訪問或者用處理器地址觸發(fā)或者控制器地址觸發(fā)。圖6為CY7C1362V 25的邏輯圖。

5 時(shí)鐘電路部分

本設(shè)計(jì)的時(shí)鐘電路其電路構(gòu)造如7所示。它是通過外部的晶振與電容等構(gòu)成的穩(wěn)定的時(shí)鐘脈沖作為主時(shí)鐘脈沖,然后通過FPGA芯片的PLL來提供各種不同的時(shí)鐘頻率來達(dá)到時(shí)序控制功能。外部的主時(shí)鐘脈沖通過晶振可以構(gòu)成穩(wěn)定的25M HZ的脈沖。

[1]龔蘭芳.基于SIP技術(shù)的高速數(shù)據(jù)采集模塊的研制[D].武漢:武漢理工大學(xué),2004.

[2]鄧亞民,董曉舟.可編程邏輯器件開發(fā)軟件Quartus∏[M].北京:國防工業(yè)出版社,2006.

[3]黎新.多通道靜態(tài)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D].成都:電子科技大學(xué),2004.