基于OMAP－L138處理器的AD模塊設(shè)計

梁 龍，翟守忠，李富偉

(長沙礦山研究院， 湖南長沙 410012)

0 引言

2009年德州儀器(TI)推出了具有無與倫比連接選項和浮點功能的OMAP－L138處理器，它構(gòu)建于工作頻率為300 MHz的TMS320C6748處理器和ARM9處理器基礎(chǔ)之上的雙內(nèi)核處理器，適用于全面外設(shè)接入;并且擁有很低的功耗，在不同使用情況下總功耗為440 mW，待機模式功耗為15 mW。但OMAP－L138處理器內(nèi)部未集成模擬數(shù)字轉(zhuǎn)換器(ADC)，需外擴ADC芯片實現(xiàn)模擬信號的采集。

ADS8556是一款6路16位逐次逼近寄存器型(SAR)ADC，具有真正的雙極輸入。每路包含了采樣保持電路，允許同時對多路模擬信號進行高速采集，其并行接口模式的數(shù)據(jù)速率高達630 kSPS，總線寬度8～16位可選;串行接口模式數(shù)據(jù)速率高達500 kSPS。ADS8556的工作電壓±12 V，具有高達91.5 dB 的信噪比(SNR)。

1 系統(tǒng)總體框圖設(shè)計

ADS8556利用OMAP－L138處理器的DSP端的外部存儲器接口(EMIFA)實現(xiàn)6路模擬信號采集。輸入通道分為3個組(分別為A0、A1，B0、B1，C0、C1)，且每組可并行采集信號，每個通道的轉(zhuǎn)換都由獨立的轉(zhuǎn)換開始信號控制。由于CPLD的時序嚴(yán)格，速度較快等優(yōu)點，AD模塊的控制信號選擇用可編程器件CPLD XC95144編譯產(chǎn)生，系統(tǒng)結(jié)構(gòu)見圖1。

2 硬件電路實現(xiàn)

2.1 電源模塊設(shè)計

圖1 系統(tǒng)總體框架

在電源電路設(shè)計方面，由于OMAP－L138處理器的DSP端內(nèi)核電壓為1.2 V，IO口電壓為3.3 V。ADS8556需要4個獨立的供電電源，分別為:5 V的ADC的模擬供電(AVDD)電壓，用于ADC內(nèi)部供電;3.3 V的數(shù)字IO接口的供電(BVDD)電壓，用于驅(qū)動IO緩沖器;DSP內(nèi)核電壓1.2 V及±15 V模擬輸入的高壓供電(HVDD和HVSS)電壓，由外部±15 V電源直接供電。選用TI的具有兩個降壓轉(zhuǎn)換器和3個低輸入電壓LDO的5通道電源管理芯片TPS65053，最多可實現(xiàn)5路電壓輸出。設(shè)置其電壓范圍上限均為5 V，分別輸出1.2 V、3.3 V、3.3 V_RTC及1.8 V(供給外圍器件)，如圖2所示，降壓轉(zhuǎn)換器及3路LDOs的輸入電壓都連接到+5 V電壓，并與地之間需接1 μF去耦電容。輸出根據(jù)分壓原理對R1～R8選擇合適的電阻值。

2.2 ADC模塊硬件接口電路設(shè)計

圖3為基于ADS8556芯片的ADC模塊硬件接口設(shè)計電路，其中將引腳PAR/SER和HW/SW置為低電平，實現(xiàn)并行模式下的信號采集;數(shù)據(jù)總線DB［0∶15］連接到處理器OMAP－L138的EMIFA數(shù)據(jù)端，實現(xiàn)數(shù)字轉(zhuǎn)換結(jié)果的輸出;BUSY/INT作為AD中斷信號經(jīng) CPLD輸出到 OMAP－L138的GPIO口，實現(xiàn)對模擬信號采集的控制;ADS8556使能內(nèi)部參考電壓源，對每一路信號提供緩沖參考電壓。

圖2 電源供電原理

圖3 AD模塊接口電路

3 軟件設(shè)計

3.1 喚醒程序

設(shè)計OMAP－L138作為一種快速、低功耗的處理器，由于其特殊的結(jié)構(gòu)，DSP端必須在需要時由ARM喚醒，通常DSP端處于睡眠狀態(tài)。所以，首先要編寫一段鏈接程序從ARM端喚醒DSP。OMAP－L138處理器具有統(tǒng)一的管理外設(shè)和CPU供電的模塊(PSC模塊)，PSC0的PD1用來控制DSP的L1和L2存儲器的休眠狀態(tài)。喚醒子程序如下:

其中PSC0_LPSC_enableCore為LPSC中使能DSP的子函數(shù)，即給DSP上電。

3.2 主程序設(shè)計

對AD采樣使用中斷控制方式，在編寫中斷控制子程序之前需配置相應(yīng)的中斷控制寄存器及處理器對應(yīng)引腳的功能。具體軟件模塊如下。

(1)初始化模塊，OMAPL138_init;OMAPL138RAM_init;EMIFA_init;AD_init。其中 OMAPL138的初始化實現(xiàn)Power and Sleep控制器的設(shè)置及時鐘的配置;RAM初始化模塊實現(xiàn)SDRAM的初始化及其上電，時鐘的配置;EMIFA初始化配置了AD模塊數(shù)據(jù)總線與地址總線及相關(guān)的控制總線;AD模塊初始化開啟AD中斷，等待中斷信號。

(2)EDMA3配置模塊(DMAconfig)。將GP2［0］作為DSP對AD中斷信號的接受端，則GPIO中斷使能寄存器BINTEN的bit2=1;使能GP2［0∶15］的中斷請求信號，復(fù)位相關(guān)寄存器。

(3)AD測試模塊(TEST_ad)，將參考電壓選為2.5 V，其 CR(控制寄存器)默認為 0x000003FF，如表1所示。并行接口模式下控制寄存器的改變在WR的上升沿有效。并行接口模式下從模擬通道讀數(shù)據(jù)和給CR控制寄存器寫入數(shù)據(jù)的時序邏輯如圖4和圖5。ADS8556在整個轉(zhuǎn)換周期中CONVST_x應(yīng)當(dāng)始終保持為高電平，且每個通道組的模擬輸入在對應(yīng)的CONVST_x信號的上升沿保持，在讀模式下，片選端CS為低電平時，在RD每個下降沿開始讀取數(shù)據(jù)，6個周期讀取6通道的數(shù)據(jù)。在寫模式下，以字方式寫入時，在每個WR的下降沿先寫入高16 位(C［31∶16］)，再寫入低 16 位(C［15∶0］)，在WR信號的2個周期內(nèi)完成;當(dāng)以字節(jié)方式寫入，在每個WR的下降沿寫入8字節(jié)，完成一次寫入需要4個周期。

表1 DAC設(shè)置(2.5 V)

測試程序流程如圖6所示。

4 試驗結(jié)果及分析

通過實驗，當(dāng)輸入為300 Hz、±10 V的方波和鋸齒波信號時，其幅值誤差在±0.1 V范圍內(nèi)，頻率誤差在±1 Hz范圍內(nèi)，具體見表2。

圖4 并行模式讀時序

圖5 并行模式寫時序

圖6 程序流程

用集成ARM與DSP的雙核處理器OMAP－L138和多通道A/D轉(zhuǎn)換器ADS8556組成了并行AD轉(zhuǎn)換功能模塊，采樣速度快(最高可達630 ksps)，實時性能好，精確度高(與實際模擬信號幅值誤差1%，頻率誤差0.3%)，并且可完成多路模擬信號的同時采集。

表2 試驗結(jié)果及分析

［1］Texas Instruments.OMAP － L138 data sheet［Z］.June 2009.

［2］Texas Instruments.ADS8556 data sheet［Z］.August 2009.

［3］Texas Instruments.TMS320C674x DSP Cache［Z］.February 2009.

［4］谷重陽，汪 渤，龍殊穎.并行模數(shù)轉(zhuǎn)換器 ADS8364與TMS320F2812 的接口設(shè)計［J］.微計算機信息，2006，(1).

［5］張雄偉，陳 亮，徐光輝.DSP芯片的原理與開發(fā)應(yīng)用(第3版)［M］.北京:電子工業(yè)出版社，2003.