基于CPLD的LVDS數(shù)據(jù)傳輸系統(tǒng)的設(shè)計與研究

郭鵬翔, 祖靜, 尤文斌

(中北大學儀器科學與動態(tài)測試教育部重點實驗室，太原，030051)

0 引言

隨著信息化的高速發(fā)展，工程人員面臨著大數(shù)據(jù)量的高速傳輸問題。采用低電壓差分信號LVDS技術(shù)的設(shè)備電路系統(tǒng)可使傳輸速度每秒高達數(shù)百Mb，可以很好地解決這一瓶頸問題[1-2]。另外本設(shè)計中還引入了FIFO芯片作為緩沖給LVDS發(fā)送端，從而確保數(shù)據(jù)的高速傳輸不會中斷。同時應(yīng)用CPLD對FIFO以及LVDS器件進行時序精確，邏輯準確的操作，以達到設(shè)計要求。最后應(yīng)用Modelsim軟件對設(shè)計系統(tǒng)進行了時序仿真以驗證其達到了所需要求。

1 系統(tǒng)工作流程

系統(tǒng)設(shè)計框圖如圖1所示。以模塊化設(shè)計，主要分為LVDS發(fā)送模塊，LVDS接收模塊，USB模塊。系統(tǒng)從存儲器中讀取的數(shù)據(jù)通過LVDS總線高速傳輸給USB模塊，可以在上位機進行存儲與實時顯示。

2 系統(tǒng)原理

本系統(tǒng)的LVDS器件選用美國國家半導體公司推出的10位總線型低壓差分信號芯片組SN65LV1023A、SN65LV1224B。其中SN65LV1023A是可將10位并行CMOS或TTL數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時鐘的高速串行差分數(shù)據(jù)流的串化器[3]；而SN65LV1224B則是接收該差分數(shù)據(jù)流并將它們轉(zhuǎn)換為并行數(shù)據(jù)的解串器，它同時又可以重建并行時鐘[4-5]。采用該器件組進行數(shù)據(jù)串化時采用的是內(nèi)嵌時鐘，這樣可有效地解決由于時鐘與數(shù)據(jù)的不嚴格同步而制約高速傳輸?shù)钠款i問題。

圖1 系統(tǒng)組成框圖

上電后，兩芯片分別置所有輸出管腳為三態(tài)，而后啟動鎖相環(huán)跟蹤并鎖定本地時鐘(對于串化器為TCLK，對于解串器為REFCLK)。當解串器檢測到LVDS輸入端的邊緣跳變后，它試圖鎖定到內(nèi)部嵌入時鐘[6]。當解串器內(nèi)部鎖相環(huán)鎖定到輸入的數(shù)據(jù)時，解串器LOCK輸出端為高；當解串器鎖定到LVDS數(shù)據(jù)時，LOCK輸出端變低。所以只有當LOCK為低時，此時解串器的輸出才是為輸入端的LVDS數(shù)據(jù)。在數(shù)據(jù)傳輸過程中一旦解串器中的鎖相環(huán)失鎖，LOCK位將變高。這時解串器鎖相環(huán)會在較短時間內(nèi)自動再次鎖定到內(nèi)部嵌入時鐘以達到再次同步[7]。

在實際情況下，如果出現(xiàn)失鎖，串化器會繼續(xù)發(fā)送數(shù)據(jù)，解串器會在很短時間內(nèi)(小于500μs)重新完成同步[8]，但是在這個時間內(nèi)解串器輸出的數(shù)據(jù)并不是輸入端的LVDS數(shù)據(jù)。即輸入端的LVDS數(shù)據(jù)會有部分遺漏由于失鎖。對于大容量數(shù)據(jù)的高速傳輸，這部分遺漏的數(shù)據(jù)對接收端數(shù)據(jù)的完整性會有較大的影響。為此，本設(shè)計在CPLD內(nèi)部設(shè)置了一選通功能，使得系統(tǒng)在失鎖的這段時間內(nèi)，CPLD會內(nèi)部發(fā)假數(shù)據(jù)給串化器輸入端，直至系統(tǒng)再次同步。并且在發(fā)假數(shù)據(jù)的同時，會發(fā)送標志位R8=0，從而在接受模塊接收數(shù)據(jù)時，可以根據(jù)R8的數(shù)值來甄別真假數(shù)據(jù)。

以發(fā)送模塊為例，它的工作流程如圖2所示。

圖2 發(fā)送模塊組成框圖

本設(shè)計中發(fā)送模塊采用的串化器SN65LV1023A的具體電路連接圖如圖3所示。高速驅(qū)動器CLC001的電路連接如圖4所示。在發(fā)送模塊中，由于是高速數(shù)據(jù)傳輸且在傳輸過程中可能會出現(xiàn)短時間（小于500μs）的失鎖，所以本方案中特地引入了FIFO芯片IDT72V241，從存儲器讀取的數(shù)據(jù)先寫入FIFO，在確認系統(tǒng)同步的情況下，再將FIFO中數(shù)據(jù)讀出賦給串化器。從而確保數(shù)據(jù)的有效性，且保證了數(shù)據(jù)高速傳輸?shù)牟婚g斷性。可見，在發(fā)送模塊中，通過CPLD控制FIFO芯片的讀寫操作是實現(xiàn)LVDS高速傳輸且不丟失有效數(shù)據(jù)的關(guān)鍵。

圖3 串化器SN65LV1023A連接圖

圖4 高速驅(qū)動器CLC001電路連接圖

3 CPLD程序設(shè)計

FIFO芯片IDT72V241的容量為4096x9 bit。CPLD采用XILINX公司的XCR3128，其內(nèi)部程序采用模塊化設(shè)計。分為復位，寫FIFO，讀FIFO 3個模塊。

3.1 復位模塊

與許多芯片類似，F(xiàn)IFO芯片在正常工作之前，也需要進行復位操作。本設(shè)計中CPLD在檢測到EN信號變高后，會先賦給FIFO復位管腳RS端一個低脈沖（不小于120ns），使得FIFO芯片復位，以準備好下一步的工作。

3.2 寫FIFO模塊

在本設(shè)計中，大容量的數(shù)據(jù)在進入LVDS系統(tǒng)傳輸前先經(jīng)過FIFO芯片進行數(shù)據(jù)緩沖。用CPLD控制數(shù)據(jù)寫入FIFO的過程可以用狀態(tài)圖來表示，如圖5所示。

圖5 寫FIFO流程

3.3 讀FIFO模塊

FIFO中的數(shù)據(jù)都是有效數(shù)據(jù)，在被讀出后通過CPLD賦給串化器的輸入端，從而通過LVDS的數(shù)據(jù)形式發(fā)送出去。如前面所述，在這個傳輸過程中，可能會出現(xiàn)短時間（小于500μs）的失鎖，這是為了防止FIFO內(nèi)有效數(shù)據(jù)的丟失，應(yīng)停止讀取FIFO中的數(shù)據(jù)，并通過CPLD賦值假數(shù)據(jù)給串化器直到再次同步完成。

4 仿真結(jié)果

根據(jù)CPLD內(nèi)部各模塊的設(shè)計思想，在XILINX ISE9.1環(huán)境下編輯程序，并在MODELSIM軟件中通過時序仿真來驗證構(gòu)想的正確性。通過各仿真時序圖來看，程序很好地完成了設(shè)計要求。

各模塊仿真結(jié)果如下。

4.1 復位模塊仿真

時序仿真如圖6所示。

圖6 復位模塊仿真圖

4.2 寫FIFO模塊仿真

該模塊時序仿真如圖7所示。圖中wclk_f信號為FIFO的寫時鐘信號。WEN1為FIFO的寫使能信號，低有效。

圖7 寫FIFO模塊仿真圖

4.3 讀FIFO模塊仿真

該模塊時序仿真如圖8所示。

圖8 讀FIFO模塊仿真圖

5 結(jié)束語

本文設(shè)計的基于CPLD的LVDS總線高速數(shù)據(jù)傳輸系統(tǒng)，充分考慮了實際情況中可能出現(xiàn)的失鎖現(xiàn)象，做到高速數(shù)據(jù)傳輸?shù)耐瑫r且不丟失有效數(shù)據(jù)。有著非常好的應(yīng)用前景。

[1]陳一新.基于USB+LVDS的FPGA遠程測試系統(tǒng)[J].電子測試,2009(4):73-75.

[2]劉祥遠,陳書明.LVDS 高速 I/O 接口單元的設(shè)計研究[J].計算機工程與科學, 2001，23(4):54-58,62.

[3]來衛(wèi)國.基于無線激光通信的數(shù)字視頻接收機的研究[J].國外電子元器件,2002(2).

[4]倪春波，應(yīng)建華，劉三清,等.LVDS高速I/O接口電路設(shè)計[J].華中科技大學學報:自然科學版,2003,31(10):16-18.

[5]薛隆全,文豐,張時華.基于LVDS總線的高速長距數(shù)據(jù)傳輸?shù)脑O(shè)計[J].電子設(shè)計工程,2009(2).

[6]楊建義.基于Visual Basic與RS232串行通信的溫度監(jiān)測系統(tǒng)[J].電子測試,2007(12):47-50.

[7]National Semiconductor .LVDS Owners' Manual[R].National Semiconductor , Spring 1997.

[8]彭鄉(xiāng)琳.LVDS在長距離信號傳輸中的應(yīng)用[J].兵工自動化,2006(7).