基于FPGA的多通道應(yīng)變測試系統(tǒng)設(shè)計(jì)

張浩茹，謝銳

(1 中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室,山西太原 030051；2 中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實(shí)驗(yàn)室,山西太原 030051）

0 引言

該系統(tǒng)采用FPGA+單片機(jī)的結(jié)構(gòu)，單片機(jī)Msp430用來進(jìn)行數(shù)據(jù)采集及轉(zhuǎn)換，數(shù)據(jù)傳輸、顯示及遠(yuǎn)程通信則由計(jì)算機(jī)來完成。由單片機(jī)采集到的數(shù)據(jù)發(fā)送到FPGA后，經(jīng)串并轉(zhuǎn)換保存到內(nèi)部的FIFO里，計(jì)算機(jī)經(jīng)USB通信讀取數(shù)據(jù)。用戶在LabVIEW設(shè)計(jì)的軟面板上選擇通道、采樣頻率，以及電橋調(diào)平衡等對模擬板的控制，產(chǎn)生一組命令，計(jì)算機(jī)將命令通過USB通信口發(fā)送給FPGA，F(xiàn)PGA對命令進(jìn)行解串后將各組命令對應(yīng)發(fā)送出去。這種設(shè)計(jì)方案經(jīng)驗(yàn)證是可行的，本系統(tǒng)極大地提高了采集模式的靈活性和數(shù)據(jù)采集的實(shí)時(shí)性。MSP430系列單片機(jī)是由TI公司開發(fā)的16位單片機(jī)，其突出特點(diǎn)是強(qiáng)調(diào)超低功耗，非常適合于各種功率要求低的場合。該系統(tǒng)采樣電路采用MSP430單片機(jī)內(nèi)部12位的A/D，在多通道應(yīng)變測試系統(tǒng)中實(shí)現(xiàn)實(shí)時(shí)選擇通道和采樣頻率的功能。FPGA為主控邏輯模塊。

1 系統(tǒng)總體方案設(shè)計(jì)

1.1 應(yīng)變測試基本原理

應(yīng)變測試系統(tǒng)使用電阻應(yīng)變片來測量力學(xué)實(shí)驗(yàn)臺上加載后構(gòu)件產(chǎn)生的應(yīng)變。構(gòu)件上的應(yīng)變片與應(yīng)變儀中電阻組成電橋，桿件發(fā)生形變時(shí)，引起橋臂上應(yīng)變片阻值發(fā)生變化，根據(jù)胡克定律，通過測試出的構(gòu)件表面測點(diǎn)的應(yīng)變，求出測點(diǎn)的應(yīng)力，從而實(shí)現(xiàn)應(yīng)變測量的目的[1]。

本設(shè)計(jì)的測量電路采用惠斯登電橋，將應(yīng)變片的阻值變化轉(zhuǎn)化為電壓或電流信號。采用恒壓源供電，應(yīng)變片連接的基本電路如圖1所示。

圖1 基本電路圖

分析電路，其中有：

所以，當(dāng)公式中的R1R4=R3R2時(shí)，電橋平衡，橋路的輸出電壓△e為零。一般橋臂選用等臂電橋[2]。

1.2 多通道應(yīng)變測試系統(tǒng)工作原理

如圖2所示，該系統(tǒng)的主要功能是采集并在計(jì)算機(jī)上實(shí)時(shí)顯示包括載荷、力錘以及10路應(yīng)變的12通道數(shù)據(jù)，多通道數(shù)據(jù)采集的選通功能由計(jì)算機(jī)控制單片機(jī)來實(shí)現(xiàn)，F(xiàn)PGA作為計(jì)算機(jī)與單片機(jī)的橋梁。FPGA接受到來自計(jì)算機(jī)的包含采集任務(wù)和電橋調(diào)平衡的任務(wù)后，對接收到的串行傳輸?shù)母鹘M命令邏輯進(jìn)行解串，之后發(fā)送到單片機(jī)，程序跳入中斷，單片機(jī)開始工作。單片機(jī)將采集到的應(yīng)變片模擬應(yīng)變信號轉(zhuǎn)變成數(shù)字信號，數(shù)據(jù)由單片機(jī)經(jīng)SPI模式即同步串行傳輸模塊快速發(fā)送給FPGA，F(xiàn)PGA將數(shù)據(jù)經(jīng)串并轉(zhuǎn)換后存儲到計(jì)算機(jī)上。該系統(tǒng)采用1kHz的采樣頻率來采集載荷與應(yīng)變信號，用100kHz的采樣頻率來采集力錘的信號，載荷與應(yīng)變在PC上同步實(shí)時(shí)顯示，以便實(shí)驗(yàn)人員可以實(shí)時(shí)觀測載荷與應(yīng)變在變化過程中的相互關(guān)系。

圖2 應(yīng)變測試系統(tǒng)原理框圖

1.3 信號調(diào)理電路

模擬信號經(jīng)INA128儀表放大器進(jìn)行放大，由于儀表放大器是一種具有差分輸入和相對參考單端輸出的閉環(huán)增益單元，它的兩個(gè)輸入端阻抗平衡并且阻值高，與電橋隔離，避免對電橋產(chǎn)生影響。設(shè)計(jì)濾波器時(shí)，除考慮滿足濾波截止頻率的要求外，還要考慮滿足測試系統(tǒng)的不失真測試條件即幅頻特性應(yīng)當(dāng)是常數(shù)（即水平直線），相頻特性應(yīng)當(dāng)滿足線性關(guān)系。設(shè)計(jì)的濾波電路采用以二階壓控電壓源低通濾波器為模型的模擬低通濾波器，其中當(dāng)Q=0.707時(shí)，濾波器具有最佳阻尼比。圖3為應(yīng)變信號的放大濾波電路。經(jīng)計(jì)算，放大系數(shù)為72倍，前一級的INA128儀表放大器放大了72倍，在圖3所示的濾波電路中放大了兩倍。

圖3 濾波放大電路

2 基于FPGA的設(shè)計(jì)實(shí)現(xiàn)

FPGA系統(tǒng)的硬件設(shè)計(jì)模塊主要有采集參數(shù)邏輯轉(zhuǎn)換模塊、串并轉(zhuǎn)換模塊、時(shí)鐘生產(chǎn)模塊和FIFO設(shè)計(jì)模塊等[3]。下面主要對命令參數(shù)邏輯轉(zhuǎn)換、串并轉(zhuǎn)換和FIFO設(shè)計(jì)模塊進(jìn)行描述和實(shí)現(xiàn)。

2.1 串并轉(zhuǎn)換

串并轉(zhuǎn)換的功能是將串行輸入的數(shù)據(jù)加載到8位寄存器中，然后并行輸出，圖4為串并轉(zhuǎn)換的電路結(jié)構(gòu)。圖4中，Din為輸入的串行數(shù)據(jù)，q[7:0]為并行輸出數(shù)據(jù)，Clk是轉(zhuǎn)換的時(shí)鐘信號，Nrst是復(fù)位信號[4]。

圖4 串并轉(zhuǎn)換電路結(jié)構(gòu)

本設(shè)計(jì)采用VHDL語言輸入法，使用quartus II 軟件進(jìn)行編譯仿真，功能仿真的結(jié)果如圖5所示。圖6所示的串并轉(zhuǎn)換模塊是在quartus中由實(shí)現(xiàn)串并轉(zhuǎn)換功能的VHDL語言生成。

圖5 串并轉(zhuǎn)換模塊仿真圖形

圖6 串并轉(zhuǎn)換模塊原理圖

2.2 FIFO設(shè)計(jì)以及命令參數(shù)邏輯轉(zhuǎn)換

在quartusII軟件中，選擇符合設(shè)計(jì)要求的FIFO進(jìn)行適當(dāng)修改。要讓此FIFO完成需要的功能還需要加一些外圍設(shè)備以產(chǎn)生需要的控制信號，比如FIFO的使能、半滿、全滿和溢出等標(biāo)志[5]。FIFO的余度值原則上不可過于接近FIFO深度。因?yàn)樵谟?jì)算機(jī)通過USB口讀取數(shù)據(jù)，68013響應(yīng)FIFO中斷時(shí)，F(xiàn)PGA仍然在進(jìn)行數(shù)據(jù)的采集和存儲[6]。設(shè)置的余度值過于接近FIFO深度將容易產(chǎn)生FIFO溢出的錯(cuò)誤。FIFO核心模塊的信號有：讀寫數(shù)據(jù)q/data;讀寫使能rdreq/wrreq;讀寫時(shí)鐘clk;數(shù)據(jù)空信號和滿信號。數(shù)據(jù)data在寫時(shí)能有效的情況下按照寫時(shí)鐘往FIFO里面存儲，在讀使能時(shí)，數(shù)據(jù)按照讀時(shí)鐘的速度從q數(shù)據(jù)總線上輸出。

計(jì)算機(jī)發(fā)出兩組命令，分別發(fā)送給模擬電路和單片機(jī)。發(fā)送給模擬電路的命令主要是電橋調(diào)平衡，命令發(fā)送格式為以一楨16bit的數(shù)據(jù)傳輸?shù)紽PGA，然后由FPGA進(jìn)行解串。解串后發(fā)送給模擬板。數(shù)據(jù)格式如圖7所示。前面8位是值為66的楨頭，后面8位為電橋調(diào)平衡的各組命令，U/D控制滑動變阻器滑動片的移動方向，INC根據(jù)U/D所指示的滑動方向調(diào)整滑動變阻器的電阻值。TA0～TA3用來選通需要進(jìn)行電橋調(diào)平衡的通道。

圖7 電橋調(diào)平衡命令邏輯傳輸數(shù)據(jù)格式

計(jì)算機(jī)發(fā)出的另一組命令是選擇AD轉(zhuǎn)換及讀取的通道和采樣頻率。數(shù)據(jù)格式如圖8所示。前面8位是值為55的楨頭，后面的16位數(shù)據(jù)為選通和采樣頻率選擇的命令。其中高4位用來控制采樣頻率的選擇，低12位分別對應(yīng)AD采集的12個(gè)通道。高電平時(shí)選通。

圖8 選通及頻率選擇命令數(shù)據(jù)格式

3 實(shí)驗(yàn)結(jié)果

以等強(qiáng)度梁為例，在定載荷采樣時(shí)，采用增量均值的測量方法，每增加相同的載荷測量出一個(gè)應(yīng)變值，再將應(yīng)變的差值取平均得出增量載荷對應(yīng)的應(yīng)變值[8]。等強(qiáng)度梁第一通道測試數(shù)據(jù)如表1所示。

表1 等強(qiáng)度梁測試數(shù)據(jù)

-128即為本次測量增量載荷所對應(yīng)的應(yīng)變值。載荷增量值為300。

4 結(jié)論

本文完成多通道應(yīng)變測試系統(tǒng)中關(guān)于FPGA部分的設(shè)計(jì)。使用VHDL編程語言對FPGA進(jìn)行設(shè)計(jì)，在quartusII軟件中進(jìn)行系統(tǒng)仿真和驗(yàn)證。并且可以根據(jù)現(xiàn)場具體情況，可以靈活的修改FPGA內(nèi)部配置。因此，使該系統(tǒng)較原來的系統(tǒng)更加靈便，可靠性更高。

[1]葉衛(wèi)東,任憲朝.基于FPGA的微應(yīng)變數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)[J].微計(jì)算機(jī)信息,2009,25(16):71-73.

[2]韓雪,郭文成.FPGA的功耗概念與低功耗設(shè)計(jì)研究[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用,2010,(3):9-11.

[3]Welch, T.A.A Technique for High-Performance Data Compression[J].IEEE Computer 1984,17(6):8-19.

[4]Zhang W D.Design Method of Storage Measurement and Its Application [M].Higher Education Press,2001:50-54.

[5]滕明暉,楊瑞峰.基于FPGA的高速大容量異步FIFO的實(shí)現(xiàn)[J].電子測試,2010(6):47-50.

[6]田小芳,熊超,陸起涌.基于CPLD/FPGA的同步異步轉(zhuǎn)換實(shí)驗(yàn)設(shè)計(jì)[J].實(shí)驗(yàn)室研究與探索,2005,24(8):50-52.

[7]劉薇,張彥軍,鄭燕露,劉文怡.基于FPGA的多通道高精度采集傳輸系統(tǒng)的設(shè)計(jì)[J].化工自動化及儀表,2011,38(3): 335-338.

[8]陳茂華.基于無線數(shù)據(jù)傳輸?shù)牧W(xué)實(shí)驗(yàn)臺測試系統(tǒng)研究[D].太原:中北大學(xué),2008.