高精度ADC轉(zhuǎn)換核的設(shè)計

徐新宇，黃昀荃，徐 睿

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

高精度ADC轉(zhuǎn)換核的設(shè)計

徐新宇，黃昀荃，徐 睿

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

在DSP的A/D轉(zhuǎn)換電路中，轉(zhuǎn)換核電路是整個電路的核心模塊，包括時鐘電路、采樣保持電路（S/H）、MDAC電路、比較器電路、子ADC譯碼電路、冗余位數(shù)字校正電路等。同時轉(zhuǎn)換核電路通常又是整個A/D電路中功耗最大的模塊，其性能直接決定了整個A/D轉(zhuǎn)換器的性能。文章介紹了一種l2位25MS/s轉(zhuǎn)換核電路設(shè)計。該電路采用TSMC標(biāo)準(zhǔn)數(shù)字0.18μm CMOS工藝進(jìn)行設(shè)計，版圖面積為1.69mm2。采用Hspice對整個電路進(jìn)行仿真。仿真的結(jié)果表明，電路工作于25MS/s、輸入信號頻率為6.5MHz時，輸出信號的SFDR為75dB、SNDR為60dB，而整個電路的功耗為33.41mW。該設(shè)計為高精度DSP的設(shè)計提供了良好的技術(shù)基礎(chǔ)。

流水線ADC；DSP；轉(zhuǎn)換核電路

1 引言

隨著數(shù)字技術(shù)的突飛猛進(jìn)，DSP系統(tǒng)將A/D轉(zhuǎn)換器作為一個子模塊集成到系統(tǒng)內(nèi)部，應(yīng)用在便攜式數(shù)據(jù)傳輸、數(shù)字視頻和圖像處理等系統(tǒng)中[1～5]。而8～l2位分辨率的嵌入式A/D轉(zhuǎn)換器就是這些系統(tǒng)中一個非常重要的組成部分。在這些應(yīng)用中，如何在保持高采樣頻率的同時降低功耗及保持高精度是兩個很重要的設(shè)計要求。整體而言，流水線型結(jié)構(gòu)A/D轉(zhuǎn)換器是同時實現(xiàn)低功耗、高采樣率和高分辨率的合理選擇。在流水線結(jié)構(gòu)的A/D轉(zhuǎn)換電路中，轉(zhuǎn)換核電路是整個電路的核心模塊。同時，轉(zhuǎn)換核電路通常是整個電路中功耗最大的模塊，其性能直接決定了整個A/D轉(zhuǎn)換器的性能。本文介紹了運用于一款DSP系統(tǒng)中的12位25MS/s低功耗內(nèi)核轉(zhuǎn)換電路。

2 轉(zhuǎn)換核電路結(jié)構(gòu)

在ADC中，轉(zhuǎn)換核可細(xì)分為時鐘電路、采樣保持電路（S/H）、比較器電路、MDAC電路、子ADC譯碼電路和冗余位數(shù)字校正電路（RSD correction）等，它們共同協(xié)作完成轉(zhuǎn)換工作。此處的流水線型ADC轉(zhuǎn)換核的框圖如圖1所示。

圖1 流水線型ADC轉(zhuǎn)換核示意圖

2.1 時鐘電路結(jié)構(gòu)

時鐘電路以核心時鐘AD CLK為輸入，經(jīng)過一系列變化，生成Pipeline ADC電路所需的時鐘，特別是兩相不交疊時鐘，從而為轉(zhuǎn)換提供必要的時序，一個簡單的電路框圖如圖2所示。

圖2 時鐘電路框圖

2.2 采樣保持電路

采樣保持電路也是轉(zhuǎn)換核的核心電路。電路使用全差分結(jié)構(gòu)，可以很好地消除直流偏置和偶次諧波失真，抑制來自襯底的共模噪聲；采用底板采樣技術(shù)，可以完全抑制采樣時刻由開關(guān)的電荷注入和時鐘饋通引入的非線性誤差；采用柵壓自舉開關(guān)，使采樣開關(guān)柵壓隨輸入信號變化而等量變化，增加開關(guān)的線性度，減小諧波失真。電路功能的實現(xiàn)基于一個受兩相不交疊時鐘控制的單位增益開關(guān)電容電路。

采樣/保持電路提供對輸入信號的采樣/保持功能。通過模擬輸入通道選擇電路選擇合適的通道進(jìn)行采樣轉(zhuǎn)換。采樣保持電路使用電荷轉(zhuǎn)移式結(jié)構(gòu)，它有兩路輸入，在內(nèi)部控制電路的作用下，每次可對任意一路輸入進(jìn)行采樣/保持，電路結(jié)構(gòu)如圖3所示。

圖3 采樣保持電路示意圖

這里僅繪制了一路，另一路輸入與圖3中虛線框中的相同，只是它們的時鐘信號稍有不同。圖中Ф2和Ф3的時序由ADC的采樣模式控制，且Ф2在保持相時關(guān)閉，Ф3在采樣相時關(guān)閉。其余時鐘信號見右邊的時鐘示意圖。根據(jù)電荷守恒定律可以推導(dǎo)出理想情況下的輸入輸出關(guān)系為：

在采樣電路中，運算放大器是設(shè)計的關(guān)鍵。設(shè)計運放的第一步是根據(jù)ADC的性能參數(shù)估算出運放的設(shè)計要求。因此，我們先估算運放的增益和帶寬，由運放的有限增益帶來的誤差叫靜態(tài)誤差。

為了穩(wěn)定全差分運放輸出共模電壓，必須設(shè)計共模負(fù)反饋電路。本文所用的是共模負(fù)反饋結(jié)構(gòu)，該結(jié)構(gòu)共用了共模放大器和差模放大器的輸入級中電流鏡及輸出負(fù)載。這樣，一方面降低了功耗；另一方面保證共模放大器與差模放大器在交流特性上完全一致。因為共模放大器的輸出級與差模放大器的輸出級可以完全共用，電容補(bǔ)償電路也完全一樣。只要差模放大器頻率特性是穩(wěn)定的，則共模負(fù)反饋也是穩(wěn)定的。這種共模負(fù)反饋電路使得全差分運算放大器可以像單端輸出的運算放大器一樣設(shè)計，而不用考慮共模負(fù)反饋電路對全差分運算放大器的影響。

2.3 MDAC子電路

采樣保持電路、子DAC、減法器和殘差放大器共同組成MDAC，即圖1虛線框中除開A/D的那部分，MDAC電路結(jié)構(gòu)如圖4所示。

圖4 MDAC電路示意圖

圖4中左邊的電容，在運放的每個輸入端均有8個。在采樣相，Ф1為高電平，運放兩輸入端的電容左邊的開關(guān)分別接Vin+和Vin-；在殘差放大相，這些電容將根據(jù)比較器的輸出來確定接VREFP、VREFM和VCM中的一個，從而完成殘差放大功能。根據(jù)電荷守恒定律，可以推導(dǎo)得到理想情況下的輸入輸出關(guān)系為：

上式中，Q為由比較器的輸出而得到的值，其值在±8之間，且有這樣的規(guī)律：它使得最后的輸出Vout總是在±（VREFP-VREFM）/2之間。

2.4 冗余位數(shù)字校正電路

冗余位數(shù)字校正電路將各級子ADC譯碼電路的輸出放在一起，經(jīng)過處理得到正確的12位二進(jìn)制碼輸出，從而得到最終的轉(zhuǎn)換結(jié)果。這里采用的是錯位相加和高位補(bǔ)齊的算法，即如果某級轉(zhuǎn)換結(jié)果的第5位為1，則運算時其左邊均補(bǔ)1；如果為0，則運算時左邊均補(bǔ)0。最后，各級的轉(zhuǎn)換結(jié)果錯位相加，如圖5所示。最后的轉(zhuǎn)換結(jié)果取中間的12位。當(dāng)各級輸出的高兩位中，僅第一級的數(shù)字碼為10，剩余3級均為00時，輸出將為1。

圖5 RSD校正示意圖

3 采樣電路的優(yōu)化設(shè)計

采樣電容的大小在頭幾級中主要取決于噪聲要求，而在后幾級中取決于建立時間。對l2位精度的ADC而言，第一級的電容值由kT/C噪聲所限制，該噪聲反比于采樣電容的大小。為了使電路動態(tài)功耗最小，采樣電容需要在滿足噪聲要求的基礎(chǔ)上取最小值。同時需要將噪聲的幅值控制在1/2最低有效位內(nèi)。

當(dāng)電容大小滿足由kT/C噪聲所決定的最小值時，單級中電容的噪聲能量可以表示為：

式中：k為波爾茲曼常數(shù)、T為絕對溫度值、Vs為動態(tài)范圍內(nèi)信號電壓的最大幅值、B為ADC位數(shù)、f為反饋系數(shù)，f的表達(dá)式為：

式中：CF與CS分別為反饋電容與采樣電容，在單級增益為2時，兩者相等；Copamp為OTA 的輸入電容，通常明顯小于CF與CS；Cload是單級的有效負(fù)載電容，可表達(dá)為∶

式中：CL為來自下級的負(fù)載電容。

4 仿真結(jié)果

該電路采用TSMC標(biāo)準(zhǔn)數(shù)字0.18μm CMOS工藝進(jìn)行設(shè)計，版圖面積為1.69mm2。采用Hspice對整個電路進(jìn)行仿真，結(jié)果如圖6所示。仿真的結(jié)果表明，電路在工作于25MS/s、輸入信號頻率為6.5MHz時，輸出信號的SFDR為75dB、SNDR為60dB，而整個電路的功耗為33.41 mW。

圖6 仿真結(jié)果

5 小結(jié)

設(shè)計了一種ADC轉(zhuǎn)換核電路，該電路應(yīng)用于12位流水線模數(shù)轉(zhuǎn)換器中，以TSMC標(biāo)準(zhǔn)數(shù)字0.18μmCMOS工藝實現(xiàn)。該采樣保持電路的精度和速度可滿足12位A/D轉(zhuǎn)換器的要求。

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The High Precision of Conversion-core Design in ADC

XU Xin-yu, HUANG Yun-quan, XU Rui
（China Electronics Technology Group Corporation No.58th Institute,Wuxi214035,China）

The conversion core circuit is the hard core in A/D of DSP. It include∶ CLK, S/H, MDAC, et al. Conversion core circuit also is the largest power consumer in ADC, usually. Its character determines the entire ADC. This paper introduces a 12bit 25MS/s conversion core circuit design. This circuit use 0.18μm CMOS technology, and layout is 1.69mm2. Hspice is used for simulating. The results show that∶SFDRis 75dB,SNDRis 60dB, and power is 33.41mW, when the circuit works on 25MS/s, and input signal frequency is 6.5MHz. This work supplies a good technologic base for high precision DSP design.

pipeline ADC; DSP; conversion core circuit

TN432

A

1681-1070（2011）08-0019-03

2011-05-12

徐新宇（1979—），男，江蘇濱海人，畢業(yè)于電子科技大學(xué)微電子系，現(xiàn)在中國電子科技集團(tuán)公司第五十八研究所從事高性能DSP方面電路設(shè)計工作。