基于工具軟件的直接數(shù)字頻率合成器設(shè)計(jì)方法

盧一喆，蒙美海，張 峰，張 珂

（1．機(jī)電動態(tài)控制重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710065；2．西安機(jī)電信息研究所，陜西 西安 710065）

0 引言

目前頻率合成的基本方法主要有以下三種：直接頻率合成（DS）、鎖相環(huán)合成（IS）和直接數(shù)字頻率合成（DDS）［1］。直接頻率合成法輸出頻譜純度差、芯片體積大、功耗大，目前已基本不被采用。鎖相環(huán)合成法使用較廣泛，但存在高分辨率與轉(zhuǎn)換速度之間的矛盾，一般只能用于大步進(jìn)頻率合成技術(shù)中［2］。而直接數(shù)字合成法是采用數(shù)字技術(shù)的一種新型頻率合成方法，該方法的優(yōu)點(diǎn)是頻率分辨率高、頻率轉(zhuǎn)換時(shí)間快、在頻率改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度間的數(shù)控調(diào)制［3］。直接數(shù)字頻率合成法一般采用專用芯片或可編程邏輯芯片來實(shí)現(xiàn)，專用的芯片產(chǎn)生的信號波形和控制方式比較固定，不便于修改，采用可編程邏輯芯片設(shè)計(jì)DDS的方法是采用硬件描述語言輸入與原理圖相結(jié)合的方法來設(shè)計(jì)，但此方法需要編制大量VDHL源程序較為復(fù)雜，對設(shè)計(jì)者的硬件基礎(chǔ)要求較高，綜合性強(qiáng)。且輸出信號不便靈活修改，不能滿足具體多變的工程需求。針對上述問題，本文提出了一種基于DSP Buil der軟件采用現(xiàn)場可編程門陣列FPGA開發(fā)DDS系統(tǒng)的設(shè)計(jì)方法。

1 DDS的工作原理及實(shí)現(xiàn)方法

1．1 DDS工作原理

直接數(shù)字頻率合成（DDS）是采用數(shù)字化技術(shù)，通過控制頻率和相位的變化速度，直接產(chǎn)生各種不同頻率信號的一種頻率合成方法。DDS的理論基礎(chǔ)是Shannon抽樣定理，內(nèi)容是：當(dāng)抽樣頻率大于等于模擬信號頻率的2倍時(shí)，可以由抽樣得到的離散信號無失真地恢復(fù)原始信號。在DDS中，這個(gè)過程被顛倒過來了。DDS不是對一個(gè)模擬信號進(jìn)行抽樣，而是一個(gè)假定抽樣過程已經(jīng)發(fā)生且抽樣的值已經(jīng)量化完成，通過映射把已經(jīng)量化的數(shù)值送到D／A及后級的LPF重建原始的信號。

DDS的結(jié)構(gòu)原理圖如圖1所示，DDS以數(shù)控振蕩器的方式，產(chǎn)生頻率、相位和幅度可控的正弦波。其中包括了相位累加器、正弦ROM查找表、參考時(shí)鐘、D／A轉(zhuǎn)換器、LDF低通濾波器等組成。

圖1 DDS原理框圖Fig．1 DDS schematic diagram

DDS的輸出頻率f0、參考時(shí)鐘頻率fc、相位累加器長度N以及頻率控制字K之間的關(guān)系為：f0＝K×fc2N，DDS的頻率分辨率為：Δf0＝fc／2N，由于DDS的最大輸出頻率受奈奎斯特抽樣定理限制，所以fmax＝fc／2。

1．2 硬件描述語言設(shè)計(jì)DDS的方法及流程

使用硬件描述語言V HDL或Verilog開發(fā)直接數(shù)字頻率合成（DDS）系統(tǒng)，通常通過硬件描述語言進(jìn)行系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)與流程設(shè)計(jì)。采用硬件描述語言設(shè)計(jì)DDS系統(tǒng)的開發(fā)流程一般需要通過6個(gè)步驟實(shí)現(xiàn)：需要使用代碼編制各結(jié)構(gòu)模塊并完成功能配置；執(zhí)行功能性仿真；編譯實(shí)現(xiàn)邏輯單元連接網(wǎng)表；完成邏輯網(wǎng)表綜合；邏輯網(wǎng)表配置；完成映射與布局布線；并檢查有無時(shí)序違規(guī)現(xiàn)象完成后仿真、下載位流文件并展開編程與調(diào)試過程，較為繁瑣和復(fù)雜。相對于使用DSP Builder軟件行系統(tǒng)設(shè)計(jì)時(shí)，設(shè)計(jì)者需要掌握硬件描述語言并擁有數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)，并熟悉現(xiàn)場FPGA硬件和軟件開發(fā)流程，要求設(shè)計(jì)者具有較全面的電路設(shè)計(jì)經(jīng)驗(yàn)。

1．3 DSP Buil der軟件

DSP Builder是Altera公司推出的一個(gè)面向數(shù)字信號處理（DSP）開發(fā)的系統(tǒng)級工具，它在QuartusⅡFPGA設(shè)計(jì)環(huán)境中集成了 Math Wor ks的Matlab和Si mulink DSP開發(fā)軟件，使用FPGA設(shè)計(jì)DSP系統(tǒng)完全通過Si mulink的圖形化界面進(jìn)行建模、系統(tǒng)級仿真，設(shè)計(jì)模型可直接向VHDL硬件描述語言轉(zhuǎn)換，并自動調(diào)用Quart usⅡ等EDA設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載，使系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動化開發(fā)的特點(diǎn)與優(yōu)勢［4］。

使用DSP Budilder軟件設(shè)計(jì)數(shù)字系統(tǒng)的流程：

1）創(chuàng)建Si mulink設(shè)計(jì)模型。

2）Si mulink設(shè)計(jì)模型仿真。

3）完成寄存器傳輸級（RTL）仿真。

4）Si mulink模型設(shè)計(jì)的綜合與編譯。

2 基于DSP Builder的FPGA DDS設(shè)計(jì)方法

采用DSP Builder軟件進(jìn)行FPGA DDS系統(tǒng)開發(fā)設(shè)計(jì)按照前述4個(gè)具體步驟進(jìn)行，具體方法為：

2．1 創(chuàng)建Si mulink設(shè)計(jì)模型

調(diào)用Matlab／Si mulink軟件中DSP Buil der軟件的庫函數(shù)模塊，搭建一個(gè)DDS系統(tǒng)模型。具體實(shí)施時(shí)：首先啟動Matlab軟件，新建一個(gè)Model模型文件，利用Si mulink Library中的DSP Builder模型庫搭建DDS系統(tǒng)模型框圖，如圖2所示。系統(tǒng)模型中包含有三個(gè)輸入控制端、中間級電路和一個(gè)波形輸出端，輸入端分別為32 bit頻率控制字、32 bit相位控制字和32 bit波形控制字，中間級主要是累加器、加法器、ROM查找表和數(shù)據(jù)截?cái)囝愋娃D(zhuǎn)換器和一個(gè)波形輸出，即10 bit的DDSOUT波形輸出。

圖2 DDS系統(tǒng)模型Fig．2 DDS system model

如上所述，采用DSP Builder軟件進(jìn)行圖形化界面進(jìn)行系統(tǒng)建模時(shí)，只需調(diào)用庫中相應(yīng)模塊進(jìn)行連接并對參數(shù)賦值，即可完成模型文件的設(shè)計(jì)，相比硬件描述語言設(shè)計(jì)避免了程序語言對中間模塊進(jìn)行編寫的繁瑣性。圖形化的模塊連接也省去編寫大量程序流程代碼，使系統(tǒng)流程簡潔清晰，進(jìn)而提高設(shè)計(jì)開發(fā)的效率。

2．2 Si mulink設(shè)計(jì)模型仿真

針對搭建的該DDS系統(tǒng)模型，在Matlab∕Simulink軟件中完成模型的行為級仿真，利用Scope／Wavescope等模塊觀測其輸出仿真波形信號。

2．3 完成寄存器傳輸級（RTL）仿真

在完成Si mulink軟件仿真的基礎(chǔ)上，使用DSP Builder軟件中的Signal Compiler模塊生成可被QuartusⅡ調(diào)用的DDS工程文件及可供Modelsi m調(diào)用的Test bench測試向量文件，完成在Modelsim下的寄存器傳輸（RTL）級仿真，該RTL仿真結(jié)果驗(yàn)證DDS時(shí)域波形輸出參數(shù)指標(biāo)并可進(jìn)行信號頻譜質(zhì)量分析，確認(rèn)DDS模型輸出波形是否達(dá)到系統(tǒng)設(shè)計(jì)要求。

該步驟中DSP Builder軟件將自動生成并映射邏輯網(wǎng)表，簡化了硬件描述語言系統(tǒng)開發(fā)中，須將邏輯網(wǎng)表中硬件原語和底層單元配置到固有硬件結(jié)構(gòu)上完成映射與布局布線和后仿真的過程，因此可弱化仿真過程對硬件的需求，簡化了配置操作過程，也為系統(tǒng)的軟、硬件分離提供了必要的靈活性。

2．4 Si mulink模型設(shè)計(jì)的綜合與編譯

在QuartusⅡ中完成綜合、網(wǎng)表配置和生成位流文件的程式設(shè)計(jì)后，對FPGA進(jìn)行下載、配置從而完成整個(gè)DDS開發(fā)設(shè)計(jì)流程。其中第三及第四步可替代采用硬件描述語言開發(fā)DDS系統(tǒng)時(shí)應(yīng)用硬件描述語言代碼編制DDS各結(jié)構(gòu)模塊之后的所有步驟，并且DSP Builder軟件設(shè)計(jì)完成后的直接數(shù)字頻率合成器系統(tǒng)只需對模型內(nèi)部幾個(gè)模塊參數(shù)進(jìn)行配置修改就能輸出所需相應(yīng)的波形信號，可快速實(shí)現(xiàn)工程設(shè)計(jì)對多樣波形信號進(jìn)行修改配置的要求。較之采用硬件描述語言實(shí)現(xiàn)DDS方法更為簡單靈活，同時(shí)省去硬件描述語言開發(fā)DDS系統(tǒng)在針對程序代碼修改后須再次執(zhí)行編程調(diào)試的步驟。

綜上所述，使用該設(shè)計(jì)方法僅4個(gè)步驟就可以完成對DDS系統(tǒng)的設(shè)計(jì)開發(fā)。

3 基于DSP Builder的設(shè)計(jì)實(shí)例

本設(shè)計(jì)方案采用的現(xiàn)場可編程門陣列FPGA芯片是Altera公司的Cyclone系列芯片EP1C6 Q240C8，其容量6 000個(gè)邏輯宏單元，等效于標(biāo)準(zhǔn)15萬邏輯門電路，速度等級為“－8”（130 MHz左右），完全可通過單片芯片電路實(shí)現(xiàn)DDS。

3．1 DDS系統(tǒng)參數(shù)計(jì)算及仿真模型構(gòu)建

系統(tǒng)設(shè)計(jì)參數(shù)計(jì)算：

1）輸出頻率及系統(tǒng)時(shí)鐘選擇。在實(shí)際應(yīng)用當(dāng)中DDS輸出頻率不能超過0．4fc，其中fc為系統(tǒng)時(shí)鐘，以避免混疊而落入有用輸出頻帶內(nèi)。因此若系統(tǒng)要求輸出1 MHz正弦波，則采樣時(shí)鐘不應(yīng)低于2．5 MHz。

2）累加器位寬計(jì)算。按照設(shè)計(jì)要求輸出頻率分辨率要達(dá)到0．02 Hz，若采用系統(tǒng)時(shí)鐘為50 MHz，由Δfmin＝fc／2N可得，N 近似選為32 bit，即相位累加和相位累加器位寬均為32 bit。

3）對于波形RA M的設(shè)計(jì)，首先應(yīng)確定波形RA M的深度和字長，如選擇8 bit DAC則RA M字長很明顯也應(yīng)為8 bit，而從噪聲功率的角度看RA M的地址線的位數(shù)應(yīng)該等于或者略大于D／A字長加2。在本設(shè)計(jì)中，波形RA M的字長選為8 bit，地址線為10 bit。

仿真模型構(gòu)建：

由以上設(shè)計(jì)參數(shù)建立如下基于DSP Builder軟件下的DDS系統(tǒng)模型，如圖3所示。其中2個(gè)Parallel Adder Subtractor分別對應(yīng)為相位累加器和相位調(diào)制器，LUT對應(yīng)為ROM查找表，LUT通過Bus Conversion轉(zhuǎn)換器完成數(shù)據(jù)截?cái)嗯c相位調(diào)制器連接轉(zhuǎn)換并輸出數(shù)字波形信號，LUT輸出的波形信號與32位波形控制字進(jìn)行復(fù)合，經(jīng)Bus Conversion轉(zhuǎn)換器調(diào)制整形輸出。

圖3 基于DSP Builder的DDS系統(tǒng)模型圖Fig．3 DDS system model base on DSP Builder

3．2 設(shè)計(jì)模型RTL級仿真及波形分析

DDS系統(tǒng)的RTL級仿真。首先在Si mulink軟件平臺下進(jìn)行功能性驗(yàn)證，在設(shè)定系統(tǒng)采樣率為50 MHz，累加器位寬32 bit，設(shè)置正弦波的最大步長所對應(yīng)的頻率、相位和幅度控制字分別為00100000，0和0的前提下，輸出波形的頻率為1 MHz，位寬8 bit。如圖4所示。

圖4 Simulink仿真波形圖Fig．4 Si mulink wave diagram

隨后Modelsi m仿真軟件調(diào)用DSP Builder生成的工程文件對輸出波形進(jìn)行時(shí)序違規(guī)及波形質(zhì)量分析，如圖5所示。

圖5 Modelsim仿真波形圖Fig．5 Modelsi m wave diagram

由圖可見，在不同的參數(shù)設(shè)置下，如要改變輸出波形的的步進(jìn)精度或需要增加幅度控制等，則只需要在模型中作相應(yīng)的修改即可，即修改頻率控制字、相位控制字便可完成。如需要增加幅度控制，則需要在模型中加入乘法器模塊，控制幅度輸出，但數(shù)字化實(shí)現(xiàn)的過程中會存在截?cái)嗾`差以及量化誤差，可以使用抖動注入技術(shù)等方法提高無雜散動態(tài)范圍改善輸出頻譜質(zhì)量，使輸出波形參數(shù)滿足設(shè)計(jì)方案的技術(shù)指標(biāo)要求［5］。

3．3 設(shè)計(jì)綜合與編譯

針對DSP Builder軟件設(shè)計(jì)完成的DDS系統(tǒng)模型進(jìn)行編譯，通過調(diào)用DSP Buil der軟件中的Signal Co mpiler模塊生成供Quart usⅡ 調(diào)用的工程文件，完成綜合、網(wǎng)表生成和適配，最后完成FPGA的配置和下載過程。

4 結(jié)論

本文提出一種基于DSP Buil der軟件的直接數(shù)字頻率合成的設(shè)計(jì)方法。該方法在DSP Buil der軟件中完成FPGA DDS的模型設(shè)計(jì)，并在Si mulink軟件中完成圖形界面下的建模、仿真和系統(tǒng)集成。DSP Buil der軟件通過Signal Co mpiler模塊生成Quart usⅡ軟件中使用的硬件描述語言文件，并且在Si mulink中自動生成RTL測試文件。這些文件是已經(jīng)被優(yōu)化的預(yù)驗(yàn)證RTL輸出文件，可直接用于Quart usⅡ軟件中進(jìn)行時(shí)序仿真比較。設(shè)計(jì)實(shí)例表明，設(shè)計(jì)者無需學(xué)習(xí)新的設(shè)計(jì)流程或編程語言，直接使用DSP Buil der和QuartusⅡ軟件單獨(dú)進(jìn)行硬件設(shè)計(jì)。該設(shè)計(jì)方法原理正確，行之有效，使用圖形開發(fā)界面簡單直觀，避免了直接數(shù)字頻率合成設(shè)計(jì)編制復(fù)雜的程序代碼語言，并且開發(fā)環(huán)境與Quart usⅡ軟件交互性強(qiáng)，便于修改設(shè)計(jì)，具有良好的可重配性，從而縮短工程研制周期，為直接數(shù)字頻率合成設(shè)計(jì)提供了一種新的設(shè)計(jì)方法。較之直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法設(shè)計(jì)直接數(shù)字頻率合成器的方法更為靈活方便，具有很高的性價(jià)比。但數(shù)字化實(shí)現(xiàn)的過程中會存在截?cái)嗾`差以及量化誤差，設(shè)計(jì)時(shí)可通過使用抖動注入技術(shù)等方法提高無雜散動態(tài)范圍，改善頻譜質(zhì)量達(dá)到設(shè)計(jì)指標(biāo)。

［1］高澤溪，高成．直接頻率合成器（DDS）及其性能分析［J］．北京航天航空大學(xué)學(xué)報(bào)，1998，24（5）：615－618．GAO Zexi，GAO Cheng．Direct digital synthesis（DDS）and perfor mance analysis［J］．Jour nal of Beijing Univercity of Aeronautics and Astronautics，1998，24（5）：615－618．

［2］王家禮，孫璐．頻率合成技術(shù)［M］．西安：西安電子科技大學(xué)出版社，2009．

［3］郭軍朝．直接數(shù)字頻率合成研究及其FPGA實(shí)現(xiàn)［D］．上海：上海交通大學(xué)，2002

［4］楊東，王建業(yè)，蔡飛．基于DSP開發(fā)工具的自適應(yīng)濾波器［J］．探測與控制學(xué)報(bào)，2010，32（3）：79－82．YANG Dong，WANG Jianye，CAI Fei．The adaptive filter based on the developement tool of DSP［J］．Journal of Detection ＆ Contr ol，2010，32（3）：79－82．

［5］樂翔，秦士．直接數(shù)字頻率合成信號的雜散性能分析［J］．清華大學(xué)學(xué)報(bào)（自然科學(xué)版），2000，40（1）：46－48．YUE Xiang，QIN Shi．Analysis of spur property of direct digital synthesis signal［J］．Journal of Tsinghua Univercity（science and technology），2000，40（1）：46－48．