基于FPGA的正交數(shù)控振蕩器（NCO）的設(shè)計與實現(xiàn)

張阿寧，趙 萍

（西安郵電學(xué)院 電子工程學(xué)院，陜西 西安 710121）

隨著數(shù)字通信技術(shù)的飛速發(fā)展，軟件無線電[1]的應(yīng)用愈加的廣泛，而影響軟件無線電性能的關(guān)鍵器件數(shù)控振蕩器NCO（Numerical Controlled Oscillator）的設(shè)計至關(guān)重要；NCO的設(shè)計采用直接數(shù)字頻率合成[2]（DDS）技術(shù)；1971年3月美國學(xué)者 J.Tierncy、C.M.Rader和B.Gold首次提出了直接數(shù)字頻率合成（DDS）技術(shù)。這是一種從相位概念出發(fā)直接合成所需要的波形的新的全數(shù)字頻率合成技術(shù)。同傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有頻率精度高、轉(zhuǎn)換時間短、頻譜純度高以及頻率相位易編程、輸出的頻率穩(wěn)定度與系統(tǒng)的時鐘穩(wěn)定度相同等一系列優(yōu)點，廣泛應(yīng)用于現(xiàn)代各種通信系統(tǒng)中，包括數(shù)字上下變頻、中頻變換[3]、頻率合成以及擴頻系統(tǒng)和各種頻率相位數(shù)字調(diào)制解調(diào)系統(tǒng)中。

在軟件無線電及通信領(lǐng)域，經(jīng)常使用正交的數(shù)字信號；針對此類應(yīng)用，本文給出了一種基于FPGA的正交NCO設(shè)計方法，可以實現(xiàn)正交的、連續(xù)相位、高性能、高精度、可重利用的數(shù)控振蕩器，適合于多種應(yīng)用場景的片上系統(tǒng)的設(shè)計。

1 NCO實現(xiàn)原理

直接數(shù)字頻率合成（DDS）技術(shù)是一種全數(shù)字技術(shù)，同傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有多項優(yōu)點：頻率切換時間短、頻率分辨率高、相位變化連續(xù)、容易實現(xiàn)對輸出信號的多種調(diào)制等。

DDS的原理框圖如圖1所示，其實質(zhì)是以基準頻率源（系統(tǒng)時鐘）對相位進行等間隔的采樣。由圖1可見，DDS由相位累加器和波形存儲器（ROM查詢表）構(gòu)成的數(shù)控振蕩器（NCO）、數(shù)模轉(zhuǎn)換器（DAC）以及低通濾波器（LPF）3 部分組成。而DDS的核心是NCO的設(shè)計與實現(xiàn)，NCO一般是由相位累加器和正余弦查找表兩部分組成，其中相位累加器的設(shè)計較簡單，故設(shè)計NCO的關(guān)鍵是設(shè)計正、余弦函數(shù)發(fā)生器。實現(xiàn)函數(shù)發(fā)生器的方法為查表法（LUT），對于一個相位位數(shù)為L，輸出信號幅度位數(shù)為M的NCO，所需查找表的大小為M×2L。

圖1 DDS基本原理框圖Fig.1 Block diagram of basic principle DDS

在每一個時鐘周期，L位相位累加器與其反饋值進行累加，其結(jié)果的高N位作為ROM查詢表的地址，然后從ROM中讀出相應(yīng)的幅度值送到DAC。低通濾波器LPF用于濾除DAC輸出中的高次諧波。因此通過改變頻率控制字K就可以改變輸出頻率fout。容易得到輸出頻率fout與頻率控制字K的關(guān)系為：fout=Kfc/2L，其中fc為相位累加器的時鐘頻率，L為相位累加器的位數(shù)。定義當(dāng)K=1為系統(tǒng)頻率分辨率，即f=fc/2L。

2 NCO幾種常見設(shè)計方法

常見的NCO實現(xiàn)的方法目前主要有計算法、CORDIC[4-5]（Coordinated Rotation Digital Computer）算法和查表法[6-7]等。

計算法是一種以軟件編程的方式通過實時計算產(chǎn)生正弦波樣本，該方法耗時多且只能產(chǎn)生頻率相對較低的正弦波，而需要產(chǎn)生高速的正交信號時，用此方法不能很好的滿足要求。

CORDIC算法即坐標旋轉(zhuǎn)數(shù)字計算方法，其基本思想是用一系列固定角度的不斷偏擺逼近所需旋轉(zhuǎn)的角度，實現(xiàn)包括乘除、平方根、三角函數(shù)、向量旋轉(zhuǎn)（即復(fù)數(shù)乘法）以及指數(shù)運算，該算法往往需要通過乘法器和查找表才能實現(xiàn)多種超越函數(shù)的計算，這會導(dǎo)致硬件電路實現(xiàn)復(fù)雜、運算速度降低，此外它能夠計算的角度范圍也有限，故CORDIC算法在實際使用時有較大的限制條件。

在實際應(yīng)用中一般采用最有效、最簡單的查表法，即事先根據(jù)各個NCO正弦波相位計算好相位的正弦值，并以相位角度作為地址把該相位的正弦值數(shù)據(jù)存儲在表中，然后通過相位累加產(chǎn)生地址信息讀取當(dāng)前時刻的相位值在表中對應(yīng)的正弦值，從而產(chǎn)生所需頻率的正弦波；同時由于正余弦波形的對稱性，只需要存儲部分數(shù)據(jù)即可完成全相位的數(shù)值輸出。這種實現(xiàn)方法，設(shè)計簡單、運算速度較高，可以很好的滿足在數(shù)字變頻、擴頻、調(diào)制解調(diào)等多種場合的要求。

3 正交NCO的查找表實現(xiàn)方法

基于FPGA的正交NCO設(shè)計原理框圖如圖2所示，主要由3部分組成：可變模計數(shù)器、正余弦查找表和輸出單元3個模塊組成。

圖2 NCO的設(shè)計原理框圖Fig.2 Diagram of design principle NCO

下面以輸入的頻率控制字為1 200 Hz為例進行設(shè)計。

Fre_sample，表示系統(tǒng)采用時鐘；Fre_cnt_word表示頻率控制字。

1）可變模計數(shù)器的設(shè)計

可變模計數(shù)器是根據(jù)頻率控制字，計算出正余弦表的查表所需的地址；同時要保證產(chǎn)生的正余弦波的相位保持連續(xù)（有些應(yīng)用場合常常要求輸出的相位連續(xù)），即置于相應(yīng)的余數(shù)值。在第1個工作時鐘周期讀入頻率控制字，第2個工作時鐘周期內(nèi)計算出 mod（Fre_sample，F(xiàn)re_cnt_word）作為相位控制字，第3個工作時鐘周期內(nèi)部計數(shù)器復(fù)位置入相位控制字，第4個時鐘周期開始以頻率控制字為步長，相位控制字為初始值進行計數(shù)輸出。

2）正余弦查找表的設(shè)計

正余弦查找表是根據(jù)可變模計數(shù)器的輸出查表得到相應(yīng)載頻波形的輸出。

基于FPGA的NCO設(shè)計的一個關(guān)鍵就是波形存儲器ROM相位累加器的輸出地址作為ROM的地址輸入，經(jīng)查表和運算后，ROM輸出正余弦波形的量化數(shù)據(jù)；設(shè)計中主要是要節(jié)省存儲器資源的開銷，即減小ROM存儲表的空間；由于存儲表的尺寸隨著地址位數(shù)或數(shù)據(jù)位數(shù)的增加呈現(xiàn)指數(shù)級遞增關(guān)系，所以在滿足頻率分辨率、信號性能的前提下，主要考慮較小ROM存儲表的開銷；在實際的應(yīng)用中，可以充分利用正余弦信號在一個周期內(nèi)的對稱性來減少ROM存儲表的開銷，例如正弦信號，在一個周期內(nèi)對于X軸是對稱的，基于此可以將ROM存儲表減少至原來的1/2，再利用半周期內(nèi)的左右對稱性，又可以將ROM存儲表減少至原來的1/2，因此通過一個正弦查找表的前1/4周期就可以變換得到整個正弦波周期查找表，這樣就節(jié)省了3/4的存儲器資源。

正余弦表的具體設(shè)計思想如下：取頻率分辨率為df=1 Hz；假設(shè)頻率控制字為1 200 Hz的頻率左右，現(xiàn)考慮對1 200 Hz的正余弦波形每一個周期采8個樣點，則可得采樣率為fs=1 200×8=9 600 Hz。設(shè)對于每一個樣點值取8 bit量化，則每個表格共需存儲9.6 kB；（如果考慮到正、余弦信號的對稱性，設(shè)計時可優(yōu)化為上每個表格存儲1/4個波形即可，即每個表格只需存儲2.4 kB；）使用時是用步長step來調(diào)節(jié)輸出頻率，同時保證輸出的正余弦波的相位連續(xù)。如果每隔0樣點取 1，即 step=1，輸出頻率為 1 Hz；每隔 1 點取 1，即step=2，輸出頻率為 2 Hz；……；每隔 1 199點取 1，step=1 200，輸出頻率為 1 200 Hz。

3）正余弦表的裝載

采用Quartus軟件中的.mif文件格式可以方便的完成存儲表的裝載；同時對于裝載文件的生成可以使用matlab輸出.mif的文件格式很方便的生成；如下文中給出了位寬為8 bit，深度為9 600，地址為無符號數(shù)，數(shù)據(jù)為十進制數(shù)的9 600個單元的mif文件，在初始化RAM時，按照Quartus軟件的引導(dǎo)直接配置即可。

4 設(shè)計實現(xiàn)及其仿真波形

本次設(shè)計采用性價比較高的ALTERA公司的STRATIX[8]芯片進行設(shè)計仿真，該系列芯片是基于1.5 V工作電壓、0.13 μm全銅布線SRAM工藝的FPGA芯片。此系列芯片擁有最多114 140個邏輯單元（Les）和最多10 Mbits的內(nèi)部RAM。該系列芯片支持多種I/O標準，提供了最多可達12個的用于處理復(fù)雜時鐘信號的鎖相環(huán)（PLLs）。同時，STRATIX系列芯片提供了最多可達28個的數(shù)字信號處理單元（DSP），它們由總共224個內(nèi)置硬件乘法器（9位乘9位）組成，利用它們可以有效地實現(xiàn)例如快速傅立葉變換（FFT）、有限沖擊響應(yīng)（FIR）濾波器、無限沖擊響應(yīng)（IIR）濾波器等高性能的數(shù)字信號處理單元或者乘法器。

圖3 NCO模塊的主要端口定義Fig.3 Main port definition of NCO module

2）Quartus仿真輸出波形，如圖4所示。

圖4 NCO的仿真輸出波形Fig.4 Simulation output waveform of NCO

此仿真波形為3個頻點的NCO輸出波形，用matlab繪出輸出的載波的波形如圖5所示。

圖5 輸出載波的波形Fig.5 Wave of the output carrier

由上面的仿真結(jié)果可以看出，NCO正確輸出了3個頻點的仿真波形；同時通過實際的FPGA硬件測試和驗證，該設(shè)計達到了所要求的性能指標。

5 資源占用情況

使用ALTERA公司的STRATIX芯片進行編譯、綜合，所得的資源占用結(jié)果如圖6所示。

圖6 NCO資源占用情況Fig.6 Resources occupation of NCO

6 結(jié)束語

本文給出了一種基于FPGA的正交NCO的設(shè)計方法，在實際應(yīng)用過程中可參考給出的設(shè)計實例，通過改變頻率控制字、系統(tǒng)采樣頻率、存儲正余弦查找表的深度和存儲表的位寬，即可得到不同輸入頻率范圍的NCO；同時如果涉及需要的精度及頻率較高，也可采用外置的存儲器，如FLASH，SRAM等與FPGA配合使用，較大的擴展存儲表的深度和位寬，可最終達到設(shè)計的要求。

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