ADS5287及其在MIMO接收機(jī)中的應(yīng)用

劉曉明，何 徽，吳皓威，汪夢(mèng)柔

（重慶大學(xué) 通信工程學(xué)院，重慶400030）

隨著各種無(wú)線通信業(yè)務(wù)和寬帶數(shù)據(jù)業(yè)務(wù)的不斷發(fā)展，無(wú)線頻譜資源越來(lái)越緊張。如何更高效地利用有限的頻譜資源成為無(wú)線通信研究的焦點(diǎn)。多天線技術(shù)(MIMO)充分利用了空間資源，可以通過(guò)空間復(fù)用、空間分集或智能天線技術(shù)，達(dá)到提高數(shù)據(jù)比特率、降低誤碼率或提高信噪比的目的。MIMO技術(shù)可以在不增加系統(tǒng)帶寬和天線總發(fā)射功率的情況下大幅提高信道容量，近年來(lái)成為無(wú)線通信研究的熱點(diǎn)，得到了較為廣泛的應(yīng)用。

在MIMO接收機(jī)中，多根接收天線對(duì)模數(shù)轉(zhuǎn)換模塊的通道數(shù)目提出了要求，而且要求各通道的信號(hào)延遲和增益要相同。TI公司的8通道模數(shù)轉(zhuǎn)換器ADS5287的時(shí)鐘分配電路能將各通道的孔徑延遲誤差控制在±20 ps以內(nèi)，并且8個(gè)模數(shù)轉(zhuǎn)換通道均使用同一個(gè)參考電壓，保證各通道的延遲和增益是相同的，所以該芯片適合用于MIMO接收機(jī)的模數(shù)轉(zhuǎn)換。另外，TI公司在ADS5287的制造過(guò)程中，對(duì)每一塊芯片的內(nèi)部參考電壓電路進(jìn)行了校準(zhǔn)，使得不同的芯片之間的參考電壓一致，有利于在一個(gè)設(shè)計(jì)中使用多塊ADS5287，同時(shí)保證每一個(gè)通道的增益相同，便于對(duì)系統(tǒng)的天線數(shù)目進(jìn)行擴(kuò)展。所以，本文選用ADS5287設(shè)計(jì)了用于MIMO中頻接收機(jī)的硬件電路。

在該設(shè)計(jì)中輸入信號(hào)為中頻信號(hào)，在設(shè)計(jì)AD前端驅(qū)動(dòng)電路時(shí)需要考慮與中頻輸入信號(hào)線阻抗匹配的問(wèn)題。ADS5287采樣為中頻采樣，采樣頻率較高，同時(shí)每個(gè)通道的數(shù)據(jù)輸出方式為串行輸出，數(shù)據(jù)速率高達(dá)650 Mb/s。所以在PCB設(shè)計(jì)中需要充分考慮數(shù)字信號(hào)的完整性問(wèn)題。

1 系統(tǒng)結(jié)構(gòu)

系統(tǒng)結(jié)構(gòu)框圖如圖1所示。本設(shè)計(jì)采用TI公司的ADS5287對(duì)射頻前端輸出的8路中頻信號(hào)進(jìn)行采樣，采用MINI公司的RF變壓器TC1-1T+將單端中頻信號(hào)轉(zhuǎn)換為差分信號(hào)，作為ADS5287的模擬輸入。采用Altera公司的CycloneⅢ系列FPGA芯片EP3C120F780C7N作為信號(hào)處理芯片，對(duì)模數(shù)轉(zhuǎn)換得到的數(shù)據(jù)進(jìn)行數(shù)字下變頻及基帶信號(hào)處理。使用TI公司的時(shí)鐘發(fā)生芯片CDCE62005為AD采樣芯片和FPGA提供時(shí)鐘。使用宏晶公司的單片機(jī)STC89LE52來(lái)配置CDCE62005和ADS5287。

2 ADS5287簡(jiǎn)介

ADS5287是一款高性能、低功耗的8通道模數(shù)轉(zhuǎn)換器，分辨率為 10 bit，最高采樣率可達(dá) 65 MS/s，模擬輸入帶寬為520 MHz。ADS5287由時(shí)鐘管理、模數(shù)轉(zhuǎn)換、片內(nèi)參考電壓電路、控制寄存器、并串轉(zhuǎn)換、LVDS驅(qū)動(dòng)、功耗管理等模塊組成。

ADS5287的采樣時(shí)鐘輸入電路支持LVCMOS、LVPECL和LVDS電平標(biāo)準(zhǔn)。ADS5287中從時(shí)鐘源到各個(gè)通道采樣電路的時(shí)鐘路徑匹配，保證了各通道之間的孔徑延遲誤差在±20 ps以內(nèi)。

由于采用了基于開(kāi)關(guān)電容的差分采樣保持結(jié)構(gòu)，ADS5287的模擬輸入電路在輸入信號(hào)頻率較高或采樣頻率較高的情況下仍然具有良好的交流性能。在輸入模擬信號(hào)頻率為25 MHz、采樣頻率為65 MS/s的條件下，其信噪失真比（SINAD）可達(dá) 62 dB[1]。

ADS5287內(nèi)部用一個(gè)參考電壓電路為8個(gè)ADC通道提供參考電壓，這樣，同一塊芯片上的8個(gè)ADC通道所使用的參考電壓均相同。另外，在制造過(guò)程中，每一塊芯片的參考電壓都經(jīng)過(guò)校正，保證了不同芯片之間的ADC通道所使用的參考電壓都是相同的。這有利于在一個(gè)MIMO接收機(jī)中使用多片ADS5287，同時(shí)保證每一個(gè)ADC通道的增益相匹配，便于對(duì)系統(tǒng)的天線數(shù)目進(jìn)行擴(kuò)展。

ADS5287內(nèi)部有一組控制寄存器，控制整個(gè)芯片的工作方式?？刂萍拇嫫骺梢酝ㄟ^(guò)信號(hào)線CS、SCLK和SDATA按照規(guī)定的時(shí)序串行配置。通過(guò)對(duì)控制寄存器的配置，可使芯片工作在不同的模式。例如，可使整個(gè)芯片或部分ADC通道工作在休眠模式以節(jié)省功耗，可以選擇LVDS輸出的驅(qū)動(dòng)能力以適應(yīng)不同的負(fù)載等。在使用時(shí)可根據(jù)需要對(duì)ADS5287進(jìn)行配置。

3 中頻接收機(jī)中ADS5287外圍電路的設(shè)計(jì)

3.1 時(shí)鐘

對(duì)于模數(shù)轉(zhuǎn)換器，時(shí)鐘信號(hào)的穩(wěn)定性很重要。采樣時(shí)間的定時(shí)誤差將造成采樣幅度的誤差，進(jìn)而降低信噪比。模數(shù)轉(zhuǎn)換器的信噪比和各影響因素的關(guān)系[5]如下：

其中，fa為輸入模擬信號(hào)的頻率，tJ為時(shí)鐘信號(hào)抖動(dòng)的RMS值，ε為 ADC的平均 DNL，N為 ADC的分辨率，Vn為熱噪聲。由式（1）可知，當(dāng)信號(hào)輸入頻率較高時(shí)，時(shí)鐘的穩(wěn)定對(duì)信號(hào)的SNR影響很大。所以在本設(shè)計(jì)中使用TI公司的低抖動(dòng)時(shí)鐘發(fā)生芯片CDCE62005為ADS5287提供LVDS電平的時(shí)鐘信號(hào)。時(shí)鐘信號(hào)采用交流耦合方式。差分的時(shí)鐘驅(qū)動(dòng)有利于抑制共模噪聲對(duì)時(shí)鐘的干擾，降低時(shí)鐘抖動(dòng)，提高時(shí)鐘穩(wěn)定性。

3.2 模擬輸入

ADS5287的模擬信號(hào)輸入端需要從外部提供1.5 V的直流偏置電壓，該電壓可由ADS5287的Vcm引腳提供。ADS5287的模擬輸入引腳需要一個(gè)直流偏置電流，8個(gè)ADC的輸入總共需要直流電流的強(qiáng)度[1]為：

其中，fs是實(shí)際的ADC采樣率。如果ADC的前端驅(qū)動(dòng)采用直流耦合方式，則驅(qū)動(dòng)端的直流驅(qū)動(dòng)能力必須滿足式(2)。實(shí)際上，每個(gè)模擬輸入引腳在芯片內(nèi)部通過(guò)1.2 kΩ的電阻連接到Vcm引腳，如圖2[1]所示。 當(dāng)ADC的信號(hào)輸入采用電容交流耦合方式時(shí)，由Vcm引腳通過(guò)芯片內(nèi)部的1.2 kΩ電阻提供輸入端所需的直流偏置電壓和電流。在這種情況下，從Vcm注入模擬輸入引腳的電流將會(huì)在1.2 kΩ的電阻上產(chǎn)生壓降，壓降幅度由采樣頻率決定。例如，當(dāng)采樣頻率為 50 MS/s，則將該采樣頻率代入式（2），在內(nèi)部電阻上產(chǎn)生的壓降為：

這對(duì)于ADS5287來(lái)說(shuō)是不可接受的。所以在這種情況下不宜采用電容耦合方式。

另外，模擬信號(hào)的前端驅(qū)動(dòng)方式還要考慮阻抗匹配問(wèn)題，根據(jù)傳輸線理論，在高頻信號(hào)的傳輸路徑中若阻抗不連續(xù)，將會(huì)發(fā)生反射。如式（4）所示[6]，其中Γ是反射系數(shù)，為阻抗不連續(xù)處反射電壓與入射電壓的比值。要減小反射系數(shù)，就要使負(fù)載的阻抗盡可能與傳輸線阻抗匹配。

基于以上兩點(diǎn)考慮，本文中設(shè)計(jì)的模擬輸入驅(qū)動(dòng)電路如圖3所示，ADS5287的Vcm引腳接到IF變壓器的次級(jí)線圈的中間抽頭，為模擬信號(hào)輸入端提供直流偏置電壓和直流偏置電流。該偏置電流將在R514和R515上產(chǎn)生壓降，但因?yàn)镽514和R515的值很小，該壓降也很小，在采樣頻率為 50 MS/s的情況下，由式（5）計(jì)算得出，僅為0.59 mV，可以忽略。

阻抗匹配通過(guò)R509實(shí)現(xiàn)。ADS5287輸入端阻抗很大，近似地看作是無(wú)窮大。故R509與后級(jí)電路并聯(lián)后的阻抗仍為 49.9 Ω。TC1-1T+為 1：1變壓器，所以從變壓器初級(jí)線圈看，輸入阻抗為49.9 Ω，與傳輸線的阻抗相匹配，可以減小IF輸入端的信號(hào)反射。R514和R515的作用是減小由采樣電流和寄生參數(shù)共同造成的振鈴，減小采樣頻率的泄漏。

3.3 參考電壓

ADS5287的參考電壓的產(chǎn)生方式可以很靈活，有3種模式可供選擇：內(nèi)部產(chǎn)生、外部輸入?yún)⒖茧妷夯蛲獠枯斎隫CM電壓。

在本設(shè)計(jì)中，內(nèi)部產(chǎn)生模式能夠滿足應(yīng)用，并且使用內(nèi)部模式不需要另外提供電壓源，可簡(jiǎn)化電路設(shè)計(jì)。所以在本文的設(shè)計(jì)中，ADS5287的參考電壓的產(chǎn)生采用內(nèi)部產(chǎn)生的模式。

在內(nèi)部產(chǎn)生模式下，內(nèi)部參考電壓電路產(chǎn)生REFt（2.5 V）、REFb（0.5 V）、Vcm(1.5 V)，供 8 路 ADC 使用。REFt(2.5 V)和 REFb(0.5 V)電壓差值為 2.0 V，決定了模擬輸入信號(hào)的差分電壓動(dòng)態(tài)范圍為2.0 Vpp。Vcm為1.5 V，模擬輸入信號(hào)的直流偏置電壓范圍為1.5 V±0.05 V。

4 PCB設(shè)計(jì)與信號(hào)完整性仿真

4.1 PCB設(shè)計(jì)

考慮到該設(shè)計(jì)是用于MIMO技術(shù)的，因此各通道的信號(hào)應(yīng)該同時(shí)到達(dá)ADC，故各通道的模擬信號(hào)線之間應(yīng)該等長(zhǎng)。另外，因?yàn)樵谠搼?yīng)用中ADS5287的采樣率較高，而數(shù)據(jù)輸出是串行輸出，因此數(shù)據(jù)輸出的信號(hào)速率很高。例如，若采樣率為65 MS/s，AD采樣分辨率為10 bit，則數(shù)據(jù)傳輸速率為 65×10＝650 MHz。 這就要求在PCB設(shè)計(jì)時(shí)要充分考慮信號(hào)完整性問(wèn)題和時(shí)序問(wèn)題。需要慎重選擇PCB的層疊結(jié)構(gòu)、各類(lèi)信號(hào)線的線寬，線距以控制走線的阻抗和差分線的差分阻抗。在本設(shè)計(jì)中，采用6層板，層疊結(jié)構(gòu)為：信號(hào)-地-信號(hào)-電源-地-信號(hào)，層間填充介質(zhì)選用介電常數(shù)為4.8的FR4。頂層信號(hào)層和底層信號(hào)層到地層距離為5 mil，頂層和底層單端信號(hào)走線線寬為 6 mil，走線的特性阻抗為57.34 Ω。頂層的差分信號(hào)走線線寬為 5 mil，間距為 5 mil，差分阻抗為 100.31 Ω。

各通道的差分?jǐn)?shù)據(jù)線之間應(yīng)該等長(zhǎng)，且與時(shí)鐘線等長(zhǎng)。另外，每根差分對(duì)的差分線之間也要求等長(zhǎng)、并且差分對(duì)內(nèi)部?jī)筛罘志€之間的等長(zhǎng)要優(yōu)先于差分對(duì)之間的等長(zhǎng)，因?yàn)椴罘謱?duì)內(nèi)部差分線之間的長(zhǎng)度不匹配會(huì)同時(shí)帶來(lái)信號(hào)完整性問(wèn)題和時(shí)序偏移問(wèn)題。為了滿足上述布線規(guī)則，PCB布線采用了蛇形走線。在布線設(shè)計(jì)時(shí)嚴(yán)格控制了 ADCLK、LCLK、OUT1～OUT8這 10對(duì)差分線的線長(zhǎng)，任何兩根線的長(zhǎng)度偏差保持在±5 mil之內(nèi)，保證了各信號(hào)在PCB走線上的傳輸延遲偏差很小(在±0.83/s之內(nèi))，可以忽略。

4.2 信號(hào)完整性分析

在本文所設(shè)計(jì)的系統(tǒng)中，ADS5287的8個(gè)數(shù)據(jù)通道的輸出以及2個(gè)時(shí)鐘輸出為高速信號(hào)線，數(shù)據(jù)速率高達(dá)650 Mb/s，均采用LVDS電平標(biāo)準(zhǔn)。為了驗(yàn)證高速信號(hào)線的信號(hào)完整性，在完成系統(tǒng)的PCB設(shè)計(jì)之后，使用Hyperlynx軟件的Boardsim工具對(duì)PCB設(shè)計(jì)進(jìn)行了信號(hào)完整性分析。仿真中，ADS5287和EP3C120F780C7N所使用的模型均為制造商提供的IBIS模型，所以得到的結(jié)果具有重要的參考價(jià)值。

4.2.1 反射分析

圖4所示為對(duì)三種信號(hào)線接收端波形仿真的結(jié)果，(a)、(b)、(c)的波形為 LVDS 接收端正負(fù)端信號(hào)，(d)、(e)、(f)的波形為接收端的差分信號(hào)（正端與負(fù)端的電壓差）。主要觀察(d)、(e)、(f)的波形，因?yàn)?LVDS接收器是通過(guò)檢測(cè)正負(fù)接收端電壓的差值來(lái)判決的。圖 4（a）、（d）為ADCLK，其頻率為 65 MHz，圖 4(b)、(e)為 LCLK，其頻率為 390 MHz，圖 4(c)、(f)為數(shù)據(jù)線，數(shù)據(jù)速率為 650 MHz。(a)、(b)、(c)中示波 器橫軸刻度 為 5 ns/div，(d)、(e)、(f)中示波器橫軸刻度為1 ns/div。由仿真結(jié)果可知，使用差分信號(hào)線有效抑制了共模干擾，時(shí)鐘線上波形在邊沿處的單調(diào)性很好，較平滑，沒(méi)有出現(xiàn)因反射而引起的鋸齒狀抖動(dòng)。數(shù)據(jù)線上頻率較高為650 MHz，波形也很平滑，沒(méi)有出現(xiàn)因反射而引起的鋸齒狀抖動(dòng)。

4.2.2 串?dāng)_分析

因?yàn)锳DS5287的數(shù)據(jù)輸出頻率較高，而各通道的數(shù)據(jù)線彼此靠得很近，故有必要對(duì)這些線進(jìn)行串?dāng)_分析。在Boardsim中對(duì)所有可能受到攻擊的ADS5287的輸出數(shù)據(jù)線和時(shí)鐘線進(jìn)行了串?dāng)_分析，結(jié)果如圖5所示。圖中虛線為接收端高低電平判決門(mén)限。實(shí)線為各接收端接收高電平時(shí)，疊加的串?dāng)_。由圖5可知，結(jié)果中最大的串?dāng)_峰峰值為25 mV，疊加了串?dāng)_的高電平信號(hào)仍然遠(yuǎn)遠(yuǎn)高于高電平判決門(mén)限電平。從該分析可看出，利用LVDS電平標(biāo)準(zhǔn)來(lái)進(jìn)行高速數(shù)據(jù)傳輸，能有效抑制信號(hào)線間的串?dāng)_。首先，作為攻擊者，差分線上的電流大小相等，方向相反，差分線又彼此靠近，對(duì)外的干擾可相互抵消。其次，作為被干擾者，差分線由于彼此靠近，受到的干擾相同，差分信號(hào)中干擾被抵消。

本文介紹了TI公司的ADS5287模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)、原理以及應(yīng)用電路設(shè)計(jì)。并結(jié)合Altera公司的CycloneⅢ系列的FPGA芯片EP3C120F780C7N，設(shè)計(jì)了支持8通道的MIMO中頻接收機(jī)的電路。對(duì)設(shè)計(jì)完成后的PCB中的重要高速信號(hào)線進(jìn)行了信號(hào)完整性仿真。

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