吞除脈沖式數(shù)字鎖相頻率合成器的設(shè)計(jì)

陳 昶

（太原師范學(xué)院，山西 太原 030031）

吞除脈沖式數(shù)字鎖相頻率合成器的設(shè)計(jì)

陳 昶

（太原師范學(xué)院，山西 太原 030031）

文章介紹了通信系統(tǒng)中的吞除脈沖技術(shù)，然后分析了專用數(shù)字集成鎖相頻率合成器MC145152-2芯片的結(jié)構(gòu)特點(diǎn)及應(yīng)用原理，最后詳細(xì)介紹了一種用MC145152-2芯片配合外置分頻器MC12018構(gòu)成吞除脈沖式數(shù)字鎖相頻率合成器電路的設(shè)計(jì)方法.

吞除脈沖；頻率合成器；鎖相環(huán)；MC145152-2

0 引言

頻率合成器是現(xiàn)代通信設(shè)備的重要組成部分，頻率合成技術(shù)是將一個(gè)高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率.為保證足夠小的信道間隔和比較高的工作頻率，可采用先進(jìn)的吞除脈沖式數(shù)字鎖相頻率合成器.所謂“吞除脈沖”技術(shù)，就是采用高速雙模前置分頻器，根據(jù)模式控制電平的高低，來控制它的分頻比為P或P＋1.摩托羅拉公司生產(chǎn)的MC145152-2芯片是一種先進(jìn)的PLL可編程頻率合成器，內(nèi)部具有6位吞除計(jì)數(shù)器.這種PLL可編程頻率合成器的穩(wěn)定度和準(zhǔn)確度與基準(zhǔn)頻率相當(dāng)，無額外誤差，在通信領(lǐng)域有廣泛的應(yīng)用.

1 PLL可編程頻率合成器MC145152-2的結(jié)構(gòu)及功能特點(diǎn)

MC145152-2摩托羅拉公司生產(chǎn)的一種并行碼輸入可編程的大規(guī)模數(shù)字PLL頻率合成器芯片，內(nèi)部具有6位吞除計(jì)數(shù)器，雙端輸出.下面結(jié)合芯片引腳圖與原理框圖簡要介紹MC145152－2的功能，芯片封裝引腳及原理框圖圖如圖1所示.

圖1 100－150 MHz5 k H步進(jìn)頻率合成器電路圖

1）OSCin和OSCout引腳間接并聯(lián)諧振晶體，作為基準(zhǔn)頻率.

2）Fin引腳即信號輸入端，此輸入端為壓控振蕩器輸出頻率經(jīng)雙模前置分頻器的輸出脈沖經(jīng)交流耦合進(jìn)入器件，對幅度較大的信號如標(biāo)準(zhǔn)的CMOS電平信號，也可以使用直流耦合.

3）RA0～RA2為參考地址輸入端，用來控制分頻器，通過12×8ROM參考譯碼器和12位÷R計(jì)數(shù)器進(jìn)行編程，共有8種分頻比可供選擇，如表1所示.

表1 參考分頻器真值表

4）N0～N9為10位÷N計(jì)數(shù)器的可編程輸入端.其毎引腳內(nèi)部有上拉電阻，引腳懸空時(shí)為1.

5）A0～A5為吞除計(jì)數(shù)器的可編程輸入端，編程數(shù)預(yù)置雙模前置分頻器÷P或÷（P＋1）的次數(shù).

6）LD端為鎖定檢測端，當(dāng)環(huán)路鎖定時(shí)即fR，fV同頻同相時(shí)輸出高電平，環(huán)路失鎖時(shí)輸出低電平.

7）MC為雙模前置分頻器控制端，由片內(nèi)控制邏輯電路輸出的模式控制信號控制外接的雙模前置分頻器實(shí)現(xiàn)模式變換.

8）ФR，ФV為鑒相信號輸出端，輸出環(huán)路誤差信號.是否輸出及輸出脈沖寬度取決于鑒相器輸入信號fR，fV的相位差.ФR，ФV，fR，fV，LD的波形圖如圖2所示.

圖2 鑒相器 ФR，ФV，fR，fV，LD的波形圖

2 吞除脈沖及MC145152-2工作過程

所謂“吞除脈沖”技術(shù)，就是采用高速雙模前置分頻器，根據(jù)模式控制電平的高低，來控制它的分頻比為P或P＋1.工作時(shí)，前置分頻器先按除“P＋1”方式工作，當(dāng)吞除計(jì)數(shù)器計(jì)到預(yù)置狀態(tài)后，轉(zhuǎn)換成除“P”方式工作.當(dāng)前置分頻器完成一個(gè)工作周期后，又回到除“P＋1”工作狀態(tài).使用吞除脈沖技術(shù)可以大幅度提高工作頻率，同時(shí)不會擴(kuò)大頻率間隔，因此被廣泛應(yīng)用于通信領(lǐng)域.

通過分析MC145152－2的原理框圖及引腳功能，其具體工作過程為：基準(zhǔn)頻率振蕩器信號經(jīng)R分頻器分頻后形成fR信號.外接壓控振蕩器信號經(jīng)雙模前置分頻器分頻后的信號進(jìn)入輸入端fin，計(jì)數(shù)開始時(shí)，模控信號MC為低電平，前置分頻器按P＋1模式工作，A計(jì)數(shù)器開始計(jì)數(shù)，計(jì)滿后停止并使?？匦盘朚C為高電平，則前置分頻器按P模式工作，N計(jì)數(shù)器計(jì)數(shù)，計(jì)滿后輸出一個(gè)分頻脈沖到鑒相器PD，此時(shí)一個(gè)計(jì)數(shù)周期結(jié)束.控制邏輯電路對計(jì)數(shù)器A和N重新裝入分頻數(shù)，?？匦盘朚C回到低電平，前置分頻器回到P＋1模式，開始下一個(gè)計(jì)數(shù)周期.總分頻系數(shù)為：

則fV＝fVCO／（NP＋A）.fR信號和fV信號在鑒相器中鑒相，輸出誤差信號 ФR，ФV.然后 ФR，ФV經(jīng)外接環(huán)路濾波器形成直流信號，直流信號再去控制壓控振蕩器的頻率.當(dāng)整個(gè)環(huán)路鎖定后，fV＝fR且同相，fVCO＝fV（NP＋A）＝（NP＋A）fR，便可產(chǎn)生和基準(zhǔn)頻率同樣穩(wěn)定度和準(zhǔn)確度的頻率.

3 100～150MHz5 k Hz步進(jìn)頻率合成器的設(shè)計(jì)

3.1 100～150MHz5 k Hz步進(jìn)頻率合成器電路的設(shè)計(jì)

100～150MHz5 k Hz步進(jìn)頻率合成器電路如圖3所示.

圖3 100～150 MHz5 k Hz步進(jìn)頻率合成器電路

在100～150 MHz5 k Hz步進(jìn)頻率合成器電路的設(shè)計(jì)中，數(shù)字PLL頻率合成器選用MC145152-2，產(chǎn)生基準(zhǔn)頻率的晶振選用10.24 MHz的具有溫度補(bǔ)償?shù)木д瘢画h(huán)路濾波器選用LM358運(yùn)放與阻容元件構(gòu)成有源比例積分濾波器；雙模分頻器選用MC12016芯片，其分頻比為40／41，適應(yīng)頻率225 MHz；壓控振蕩器選用MC1648，其最高工作頻率為225 MHz.

3.2 各部分的參數(shù)設(shè)置、外圍電路的設(shè)計(jì)及元件參數(shù)的設(shè)定.

頻率合成器MC145152-2的主要參數(shù)如下：

fVCO＝100～150 MHz；要求以5 k Hz步進(jìn)，所以12位÷R計(jì)數(shù)器的分頻比為2 048，RA0～RA2懸空，參考地址碼為“111”，即fR＝10.24 MHz／2 408＝5 k Hz；MC12016其分頻比P＝40，則其輸出fVCO＝（40N＋A）5 k Hz.若編程選擇N＝500～750，A＝0～63，則可滿足fVCO＝100～150 MHz，5 k Hz步進(jìn)輸出的要求.

有源比例積分濾波器的元件參數(shù)設(shè)置如下：

有源比例積分濾波器的元件參數(shù)設(shè)置遵循下面2個(gè)公式：

式中ωn為環(huán)路自然諧振角頻率，ωn值影響環(huán)路濾波特性和鎖相捕捉時(shí)間，其值應(yīng)遠(yuǎn)小于鑒相頻率2πfR.ξ為鎖相環(huán)路阻尼系數(shù)，取值范圍通常在0.5～1.0之間.N為分頻系數(shù)，KФ為鑒相器傳輸系數(shù)，KФ＝VDD／2π，VDD為電源電壓.KVCO為壓控振蕩器傳輸系數(shù).R1，R2，C為有源比例積分濾波器的電阻和電容，式中R1為圖中的R1，R2，式中R2為圖中的R3，R4，式中C為圖中的C1，C2.

具體計(jì)算如下：

壓控振蕩器MC1648的外圍元件選擇如下：

使用雙變?nèi)莨芸梢垣@得更高的頻率穩(wěn)定度，本壓控振蕩器的變?nèi)莨苓x用變?nèi)莘秶鸀?.8 p F～100 p F的MV2105.在MC1648電源和地之間接入100μF和0.1μF的低頻和高頻旁路電容以進(jìn)一步穩(wěn)定MC1648的工作.與第5腳相連的電阻和電容接為串聯(lián)方式，使輸出波形為方波.

4 結(jié)論

本文設(shè)計(jì)了一種具有吞除脈沖技術(shù)的集成鎖相頻率合成器電路，該集成鎖相頻率合成器由專用集成鎖相頻率合成器芯片MC145152-2與外置高性能VCO芯片MC1648及外置雙模分頻器芯片MC12016組成，具有輸出100～150 MHz的頻率范圍，外部uP可編程步進(jìn)5 k Hz控制功能，較低的相位噪聲、很高的頻率穩(wěn)定度，與傳統(tǒng)頻率合成器相比，性能及應(yīng)用范圍有很大的提高.這種頻率合成器電路在通信等領(lǐng)域有廣泛的應(yīng)用.

［1］Keliu Shu Edgar Sánchez-Sinencio CMOS PLL Synthesizers：Analysis and Design［M］.New York：Springer Science，2005

［2］張肅文，陸兆熊.高頻電子線路［M］.北京：高等教育出版社，1993

［3］那文鵬，王 昊.通用集成電路的選擇與使用［M］.北京：人民郵電出版社，2004

［4］黃智偉.鎖相環(huán)與頻率合成器電路設(shè)計(jì)［M］.西安：西安電子科技大學(xué)出版社，2008

Design of a Pulse Swallowing Digit Frequency Synthesizer

Chen Chang
（Taiyuan Normal University，Taiyuan 030031，China）

To introduce the pulse swallowing technology in communication system，then analyse structural features and application principle for dedication integration PLL frequency synthesizer chip MC145152-2 in the paper.In the end，the method is particularly described to design a kind of pulse swallowing digit PLL frequency synthesizer Circuit using chip MC 145152-2.

pulse swallowing；frequency synthesizer；PLL；MC145152-2

王映苗】

1672-2027（2011）03-0078-04

TN742

A

2011-03-18

陳 昶（1973-），男，山西太原人，碩士，太原師范學(xué)院講師，主要從事嵌入式系統(tǒng)與通信研究.