四階連續(xù)時間正交帶通ΣΔ調制器的設計

湯黎明，吳建輝

(東南大學電子科學與工程學院，南京 210096)

在低中頻射頻接收機中[1]，如圖1所示，射頻信號經過下混頻，產生I、Q兩路正交低中頻信號，之后直接通過帶通ΣΔADC進行模數(shù)轉換。由于中頻不在直流處，可以避免直流失調和閃爍噪聲。正交帶通ΣΔADC比傳統(tǒng)的帶通ΣΔADC更適用于低中頻架構，這是因為前者的噪聲整形零點全部分布在單一頻域，后者的噪聲整形零點則對稱的分布在正負頻域，負頻域的噪聲整形零點是浪費，正交帶通ΣΔADC在噪聲整形性能上有優(yōu)勢。正交帶通ΣΔADC由模擬和數(shù)字兩部分組成，模擬部分是正交帶通ΣΔ調制器，數(shù)字部分是抽取濾波器，本文主要研究正交帶通ΣΔ調制器。

圖1 低中頻接收機架構

連續(xù)時間ΣΔ調制器與離散時間ΣΔ調制器相比，它具有一些顯著的優(yōu)勢[2]，特別是無需獨立的抗混疊濾波器，同時降低對運放單位增益帶寬和擺率的要求，從而有利于降低了調制器的功耗。文獻[3]首次提出并驗證了連續(xù)時間正交帶通ΣΔ調制器架構，近幾年文獻[4-6]也提出了一些成功的設計。其根本設計方法都是將兩個低通濾波器的輸入輸出進行交叉耦合來構成一個具有帶通濾波特性的復數(shù)濾波器。

眾所周知，連續(xù)時間ΣΔ調制器有一些固有的非理想特性[7]，時鐘抖動就是最主要的非理想特性之一。本文主要研究如何減少時鐘抖動影響，設計了一個對其不敏感的四階連續(xù)時間正交帶通ΣΔ調制器。

1 復數(shù)濾波器

在低中頻架構中，經過下混頻產生的I、Q兩路正交實信號可以表示成一個復數(shù)信號：復數(shù)信號最重要的特性之一就是頻譜關于直流不對稱。處理復數(shù)信號就需要復數(shù)濾波器[3]，如圖2所示，它是由實數(shù)濾波器經過交叉耦合而形成，

圖2 復數(shù)積分器

其傳輸函數(shù)為：

實數(shù)積分器具有低通特性，其傳輸函數(shù)的頻譜關于直流對稱，而復數(shù)積分器具有帶通特性，其傳輸函數(shù)頻譜的對稱軸平移到了

復數(shù)濾波器是構成正交帶通ΣΔ調制器的基本模塊，其傳輸函數(shù)的極點就是ΣΔ調制器的噪聲整形零點。

2 正交帶通調制器

目前連續(xù)時間正交帶通ΣΔ調制器的設計方法主要有兩種：(1)先設計一個優(yōu)化好零點位置的連續(xù)時間低通ΣΔ調制器，然后用它構成I、Q兩路，最后對兩路調制器進行交叉耦合實現(xiàn)頻譜搬移[1，5]；(2)通過平移離散時間低通ΣΔ調制器的NTF，得到一個離散時間的復數(shù)NTF，然后對它進行DT-TO-CT變換，最終可以求得調制器的各支路系數(shù)[3]。方法2設計過程繁瑣，且整個調制器系數(shù)多，在電路實現(xiàn)時意味著更多的元件。

本文采用的方法與第一種類似，調制器的設計分為兩步：首先設計四階連續(xù)前饋低通ΣΔ調制器[8，12]，然后根據(jù)文獻[9]提供的四階ΣΔ調制器的零點位置確定耦合電阻大小。

四階前饋低通ΣΔ調制器整個環(huán)路濾波器是由有源RC積分器構成的，這是因為與開環(huán)結構的gm-C濾波器相比，反饋結構的有源RC積分器具有更好的線性度。之所以選擇前饋結構，是因為前饋結構中只有誤差信號通過整個環(huán)路濾波器，這降低了對各級積分器動態(tài)范圍的要求，從而減少了功耗。然而前饋結構需要額外的求和模塊，為了使求和網絡在大的輸入信號下仍具有良好線性，選擇采用電阻比例積分器。量化器選擇本質上線性的1 bit比較器，反饋路徑上采用對時鐘抖動不敏感的開關電容DAC。

調制器零點頻率即為復數(shù)積分器的中心頻率fC，根據(jù)式(3)可以求出各級耦合電阻Rωi的值。表1反映了本文設計的正交帶通ΣΔ調制器零點的分布情況， Ci為各級積分器的積分電容。

表1 調制器零點配置

如圖3所示，這是本文設計的四階連續(xù)時間正交帶通ΣΔ調制器，它由I、Q兩路四階前饋低通ΣΔ調制器經過電阻交叉耦合組成。

圖3 四階連續(xù)時間正交帶通ΣΔ調制器

3 時鐘抖動

時鐘抖動是限制連續(xù)時間ΣΔ調制器性能的主要非理想因素之一。由于時序的不確定性，在量化器對求和電路輸出進行采樣和DAC產生反饋波形時都會引入誤差。在采樣過程中引入的誤差和量化噪聲一同被調制器的NTF整形。然而， DAC引入的誤差直接反饋到輸入，會限制整個調制器的性能。采用開關電容反饋DAC能降低連續(xù)時間調制器的性能對時鐘抖動的敏感度。

圖4反映了時鐘抖動對歸零矩形波和指數(shù)波形的影響，在這兩種反饋波形下，時鐘抖動對SNR的限制分別為[10]：

其中，δ是DAC的占空比， σj時鐘抖動的均分根， α=TS/(RdacCdac)是采樣周期與時間常數(shù)的比值，這里認為時鐘抖動是方差為σj2 的隨機白噪聲。由(5)式，可以看出時鐘抖動引入的誤差與開關電容DAC的時間常數(shù)有關。比較以上兩式，可以看出與歸零矩形波相比，指數(shù)波形更能抑制時鐘抖動效應對SNR的影響。

圖4 時鐘抖動的對反饋波形影響

開關電容DAC的熱噪聲是調制器輸入參考熱噪聲的重要組成部分，參考文獻[11]的結論，可以推出第一級復數(shù)積分器輸入端的參考熱噪聲近似為：

其中RSC=TS/Cdac是開關電容電路的等效電阻。

4 電路模塊

ΣΔ調制器中最重要的模塊是構成有源RC積分器和比例加法器的運放， 1 bit量化器和開關電容反饋DAC。

4.1 運放

ΣΔ調制器中的運放都是兩級米勒結構，如圖5所示。運放第 1 級滿足增益和噪聲要求， 采用PMOS作為輸入管可以降低閃爍噪聲；第2級滿足擺幅要求。運放的輸出被共模反饋電路檢測，與參考電壓比較，誤差信號被反饋到運放內部，迫使運放的輸出共模等于參考電平。與米勒電容串聯(lián)的電阻用來抵消次極點。

ΣΔ調制器第1級運放直流增益為88 dB，單位增益帶寬為250 MHz，調制器中其余運放的增益為85 dB，單位增益帶寬為45 MHz。

圖5 兩級Miller運放

4.2 量化器

量化器由比較器和SR鎖存器組成，如圖6所示。比較器由Mp1和Mp2構成差分輸入， Mn1和Mn2構成的負阻，正的增益起到了再生作用。為了獲得更高的工作速度，在兩個輸出端之間還有兩個二極管連接Mn3和Mn2，對差分輸出端的電壓進行鉗位。當CLK1和CLK2為1時，所有開關管閉合，信號被采樣到MOS電容上，比較器的輸出為0，交叉耦合的或非門保持原來邏輯電平不變；當CLK1和CLK2為0時，所有開關管截止，比較器的一端產生邏輯電平1，另一段產生邏輯電平0， SR鎖存器更新邏輯值。

圖6 1 bit量化器

4.3 開關電容DAC

開關電容DAC由MOS開關，電容和電阻組成，如圖7所示。在第一個時鐘相，開關S1閉合， S2斷開，上下電容兩端的電壓為±0.5Vref。在第二個時鐘相，開關S2閉合， S1斷開，電容放電， 開關D和DN決定放電通路。為了減小電荷注入效應，開關S1比S1d提前閉合。輸出端接第一級運放的輸入，所以在第一個時鐘相開關電容DAC的輸出端電壓等于運放的輸入共模電壓VCM。

圖7 開關電容DAC

5 仿真結果

四階連續(xù)時間正交帶通ΣΔ調制器采用sm ic 0.13 mixed-signal CMOS工藝實現(xiàn)。采樣頻率為12 MHz，過采樣率為60，有效帶寬為200 kHz，中心頻率為200 kHz。用Spectre進行仿真驗證，當I、Q兩路的輸入分別為125 kHz的正弦和余弦信號時，調制器的輸出功率譜密度如圖8所示，整個頻譜近似關于f=200 kHz對稱，其SNDR為78 dB。

圖8 輸出頻譜密度

6 結論

本文提出了一個基于復數(shù)濾波器的四階連續(xù)時間帶通ΣΔ調制器電路， 非常適用于低中頻架構。調制器采用開關電容DAC，有效減少了時鐘抖動效應的影響。

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