12位電容電阻混合式SAR ADC IP核的設(shè)計(jì)

裴曉敏，吳學(xué)軍，宋立新

(襄樊學(xué)院 物理與電子工程學(xué)院，湖北 襄樊 441053)

模數(shù)轉(zhuǎn)換器(ADC)是模擬系統(tǒng)與數(shù)字系統(tǒng)接口的關(guān)鍵部件。在各種類型的模數(shù)轉(zhuǎn)換器中，逐次逼近型的模數(shù)轉(zhuǎn)換器(SAR ADC)具有中等的精度和中高分辨率。因其轉(zhuǎn)換過程中只使用1個比較器對輸入電壓和1個N位數(shù)/模轉(zhuǎn)換器(DAC)輸出進(jìn)行比較，其芯片面積及功耗均小、性價比高，有著良好的應(yīng)用前景，是目前應(yīng)用最多的模數(shù)轉(zhuǎn)換器類型。

IP設(shè)計(jì)過程中采用正向設(shè)計(jì)方法：從芯片定義—系統(tǒng)設(shè)計(jì)—電路設(shè)計(jì)—電路仿真—版圖繪制以及流片，實(shí)現(xiàn)了12 bit的適用于工業(yè)控制器的SAR ADC IP核的設(shè)計(jì)。為了在IP核的面積和性能之間進(jìn)行合理的折衷，在內(nèi)置DAC的設(shè)計(jì)過程中，綜合比較了多種結(jié)構(gòu)的優(yōu)缺點(diǎn)，采用了電阻電容混合式的DAC結(jié)構(gòu)。同時，為了使SAR ADC獲得更好的性能，設(shè)計(jì)中對DAC結(jié)構(gòu)中的電容陣列進(jìn)行優(yōu)化設(shè)計(jì)，以減小微分非線性誤差，保證輸出數(shù)碼的單調(diào)性。

1 IP核的基本結(jié)構(gòu)與工作原理

圖1為整個IP的功能結(jié)構(gòu)。它由時鐘產(chǎn)生器、逐次逼近寄存器(SAR)和控制邏輯(ControlLogic)、電阻串(R_string)和電容陣列(Cap_array)構(gòu)成的內(nèi)置 DAC、比較器等組成。

圖1 整個IP的功能結(jié)構(gòu)圖

工作原理：先將模擬輸入電壓VIN以電荷的形式存儲在電容節(jié)點(diǎn)上，然后，將N位寄存器設(shè)置為中間值(即100...0)，以執(zhí)行二進(jìn)制查找算法。此時DAC的輸出VDAC為外接參考電壓VREF的1/2；之后，執(zhí)行一個比較操作，如果VIN＜VDAC，比較器輸出邏輯低，N位寄存器的最高位清 0；如果 VIN＞VDAC，比較器輸出邏輯為高(或 1)，N 位寄存器的最高位保持為1；其后，SAR的控制邏輯移動到下一位，將該位強(qiáng)制置為高，再執(zhí)行下一次比較。SAR控制邏輯將重復(fù)上述順序操作，直到最后一位。當(dāng)轉(zhuǎn)換完成時，寄存器中就得到了1個N位數(shù)碼。

SAR ADC的速度受限于：(1)內(nèi)部DAC的建立時間。在這段時間內(nèi)必須穩(wěn)定在整個轉(zhuǎn)換器的分辨率以內(nèi)。(2)比較器的速度。比較器必須在規(guī)定的時間內(nèi)能夠分辨VIN與VDAC的微小差異。因此，DAC和比較器的設(shè)計(jì)是整個SAR ADC設(shè)計(jì)的關(guān)鍵。

2 內(nèi)置DAC的設(shè)計(jì)與優(yōu)化

圖2為傳統(tǒng)的電阻電容DAC結(jié)構(gòu)，M位MSB位采用電荷按比例縮放的子DAC，而K位LSB位采用電壓按比例縮放的子DAC。經(jīng)過面積和精度的折中考慮，設(shè)計(jì)時通常取 M為 5，K為 7。

圖2 傳統(tǒng)C-R混合結(jié)構(gòu)DAC

2.1 傳統(tǒng)C-K結(jié)構(gòu)DAC優(yōu)缺點(diǎn)

(1)優(yōu)點(diǎn)：采用了在最大最小組件比和分辨率之間進(jìn)行權(quán)衡的方法，使匹配精度不會隨DAC的分辨率的增加而下降，同時DAC需要的面積也相應(yīng)地有所減小。而且MSB位由電容組成，工藝上它的精度與電阻串組成相比更高。而LSB采用電阻串構(gòu)成，是單調(diào)的，整體的性能不會出現(xiàn)非單調(diào)性。

(2)缺點(diǎn)：傳統(tǒng)結(jié)構(gòu)中，16C、8C、4C，2C 等分別為集總型的電容連接結(jié)構(gòu)，轉(zhuǎn)換時，每一組集總電容的下極板在各位的逼近代碼為1或0的控制下分別接VREF或地，由于電容之間的匹配誤差和單調(diào)性難以保證而容易產(chǎn)生 DNL誤差。以一個 6 bit的 C-R結(jié)構(gòu)為例(M=3，K=3)，其傳統(tǒng)的集總電容陣列結(jié)構(gòu)如圖 3所示。4C由C1、C2、C3、C4集總而成，2C由 C5、C6集總。 如果輸出代碼為 001_111 時 ，C1、C2、C3、C4 和 C5、C6 接 地 ，C7 接VREF，附加電容 C8 總是固定接 V′REF，而此時 V′REF=7/8×VREF，則等效總電容 Ceq＝C7+C8×(7/8)；如果下一個輸出代碼為 010_000，則 Ceq＝C5+C6；因此，C7、C8 及 C5、C6在版圖設(shè)計(jì)和制造過程產(chǎn)生的匹配誤差將直接導(dǎo)致DNL誤差，影響IP核的動、靜態(tài)性能。

圖3 傳統(tǒng)的集總電容陣列

2.2 優(yōu)化設(shè)計(jì)分析

針對上述誤差因素，IP核設(shè)計(jì)首先從電容陣列的結(jié)構(gòu)出發(fā)，對傳統(tǒng)的C-R結(jié)構(gòu)進(jìn)行了優(yōu)化，如圖4所示。電容陣列由相同的單位電容組成，所有電容并不集總在一起，每一個單位電容都有可能接VREF或 V′REF。

圖4 非集總電容陣列結(jié)構(gòu)

以代碼 001_111為例，此時 C1接 VREF，而 C2接 V′REF，則：

當(dāng)代碼增加1個LSB為010_000時，C1和C2接VREF，則：

由公式可以看出，雖然輸出代碼增加了1個LSB，但是連接的相關(guān)電容并沒發(fā)生任何變化，因而可極大地降低DNL誤差。

同理，在12位的SAR ADC IP核的設(shè)計(jì)過程中，把MSB位DAC中的16C:8C:4C:2C:C:C電容陣列變?yōu)橛?2個單位電容C組成的非集總電容陣列結(jié)構(gòu)，改進(jìn)的C-R結(jié)構(gòu)如圖5所示。

圖5 改進(jìn)的C-R混合結(jié)構(gòu)DAC

逐次逼近過程中，由于SAR的邏輯控制不同，而使電容的連接方式不同。D[11：0]從 100 000 000 000開始進(jìn)行逼近轉(zhuǎn)換，此時前面的16個單位電容接VREF，第 17個電容接V′REF，其他的電容接地。如果比較器的最終比較結(jié)果大于1，則最高位的 1保留，D[11：0]變?yōu)?10 000 000 000，此時前面的 24個電容接 VREF上，第 25個電容接到V′REF，其他的電容接地。如果比較器的最終比較結(jié)果小于 1，則 D[11：0]變?yōu)?010 000 000 000，則前面的 8個單位電容接到 VREF，第 9個電容接 V′REF，其他的電容接地。依此類推，最終在轉(zhuǎn)換結(jié)束后，并行輸出寄存的D[11:0]的值，即得到所需要的轉(zhuǎn)換結(jié)果D[11:0]。

轉(zhuǎn)換過程中，利用數(shù)字邏輯的控制，輸出代碼每增加1個LSB，所連接的電容并不會發(fā)生變化，這樣可極大地降低DNL誤差，從而實(shí)現(xiàn)較好的靜、動態(tài)特性。

3 采樣、轉(zhuǎn)換電路分析及比較器的設(shè)計(jì)

3.1 采樣、轉(zhuǎn)換過程分析

由于電路DAC中電容陣列的存在，采樣保持電路直接鑲嵌在DAC之中。因模擬輸入為單端信號，為了減小噪聲干擾，比較器采用準(zhǔn)差分結(jié)構(gòu)。在比較器的反相輸入端接入1組與采樣電容完全相同的dummy電容，并且dummy電容全部接地。結(jié)構(gòu)如圖6所示。

圖6 采樣、轉(zhuǎn)換電路

采樣時，圖中的32單位電容全部接模擬輸入VIN，同時開關(guān)S1閉合，第1級比較器的輸入輸出電壓最終被拉至一相同的電平Vdummy＝VIN，即采樣電壓 VIN以電荷的方式存儲在輸入電容節(jié)點(diǎn)上。

轉(zhuǎn)換時，反饋開關(guān) S1斷開，Vdummy＝VIN保持不變，電容上存儲的電荷Q不變。下一個時鐘周期，開始進(jìn)行逼近轉(zhuǎn)換。VDA隨著逼近代碼的轉(zhuǎn)變而改變，通過比較器判斷 VDA與 VIN的大小，若 VDA＞VIN，比較器的輸出為 0；VDA＜VIN，比較器的輸出為 1。

3.2 比較器的設(shè)計(jì)與優(yōu)化

比較器由兩級結(jié)構(gòu)相同的前置放大器和一級帶有復(fù)位再生的高速鎖存器組成。前置放大器使輸入的變化足夠大，其輸出被接入到鎖存器的輸入端，這樣的組合電路具有最佳特性。傳統(tǒng)的前置放大器結(jié)構(gòu)如圖7所示，由1個差分輸入對、1個偽電流源和1對交叉耦合負(fù)載組成的一種內(nèi)置正反饋比較器。

為提高比較器的翻轉(zhuǎn)速度，在前置放大器的設(shè)計(jì)上也進(jìn)行了簡單的優(yōu)化，如圖8所示：(1)增加復(fù)位功能。利用RS與兩個相反時鐘信號來控制比較器的復(fù)位，當(dāng) RS為高時，比較器處于復(fù)位狀態(tài)；RS為低時，比較器開始進(jìn)行比較。通過每次比較前的復(fù)位，可以進(jìn)一步提高比較器的翻轉(zhuǎn)速度；(2)在兩輸出端之間增加2個鉗位(clapping)二極管，用來控制兩個差分輸出端的電壓差。即限制Vo1和Vo2電壓的擺幅，提高比較器的速度。

圖7 前置放大器電路

圖8 優(yōu)化后的前置放大器的設(shè)計(jì)

4 版圖設(shè)計(jì)及仿真結(jié)果

4.1 版圖設(shè)計(jì)

整個 IP版圖設(shè)計(jì)采用 0.18 μm的 IP6M的工藝，面積較小，僅為 810 μm×410 μm。

4.2 仿真結(jié)果

抽取寄生參數(shù)后的仿真結(jié)果如表1所示。

表1 Fvin=19 kHz的仿真結(jié)果

圖9為用仿真結(jié)果所畫的SAR ADC輸出代碼的FFT圖形。

圖9 Fvin=19.35 kHz時的FFT_PLOT

本文在深入分析SAR ADC的基礎(chǔ)上，實(shí)現(xiàn)了12 bit的適用于工業(yè)控制器的SAR ADC IP核的設(shè)計(jì)。為提高IP核的性能，設(shè)計(jì)對C-R混合式的DAC結(jié)構(gòu)中的電容陣列進(jìn)行了改進(jìn)，采用了一種新的非集總的電容結(jié)構(gòu)，并且還進(jìn)一步優(yōu)化了比較器的設(shè)計(jì)。

芯核采用 0.18 μm CMOS Mix_singal IP6M 工藝，分別采用3.3 V的模擬電源電壓和1.8 V的數(shù)字電源電壓供電。 IP 核的 面積為 800 μm×420 μm，F(xiàn)F case(VDDA=3.63 V VDDD=1.98 V VREF=3.63 V)下功耗為 1.2 mW，DNL＜0.5 LSB，實(shí)現(xiàn)了12 bit的低功耗、芯片面積小的SAR ADC IP核的設(shè)計(jì)。

[1]PHILLIP E，ALLEN D R H.CMOS analog circuit design(Second Edition)[M].Oxford University Press，2005.

[2]CHANG Y K， WANG C S， WANG C K.A 8bit 500KS/s low-power SAR ADC for biomedical applications[C].in Proc.IEEE Asian Solid-State CircuitsConf.(ASSCC)，2007:228-231.

[3]HAMMERSCHMIED CM.CMOSA/Dconvertersusing MOSFET-only R-2R ladders[D].Swiss Federal Institute of Technology，Zurich.2000.

[4]ELZAKKER M.A 1.9 μW 4.4fJ/conversion-step 10b 1MS/s charge redistribution ADC[C].International Solid State Circuits Conference(ISSCC)，2008:244-246.

[5]BOSCH A V.A 10 bit 1 G sample/s nyquist current-steering CMOS D/A converter[J].IEEE J.Solid-State Circuits，2001，36(3):315-323.